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        時(shí)頻系統(tǒng)數(shù)字鎖相技術(shù)研究

        2019-12-05 02:37:06王鵬宇楊志剛鄭麗麗
        宇航計(jì)測(cè)技術(shù) 2019年5期
        關(guān)鍵詞:信號(hào)

        王鵬宇 楊志剛 鄭麗麗

        (中國(guó)電子科技集團(tuán)公司第二十七研究所,河南鄭州 450047)

        1 引 言

        隨著航天測(cè)控系統(tǒng)的發(fā)展,測(cè)量設(shè)備對(duì)頻率標(biāo)準(zhǔn)的精度(準(zhǔn)確度)和穩(wěn)定度要求越來(lái)越高。通常情況下基于單一銣鐘頻率源的頻標(biāo)基準(zhǔn),其準(zhǔn)確度指標(biāo)很高,但短期穩(wěn)定度一般不高;而基于單一晶振頻率源的頻標(biāo)基準(zhǔn),雖然能夠達(dá)到很好的短期穩(wěn)定度,但準(zhǔn)確度又不高。為全面提高頻標(biāo)基準(zhǔn)的長(zhǎng)短期穩(wěn)定度指標(biāo),目前一般采用基于GPS馴服、鎖相技術(shù)的解決方案。

        鎖相環(huán)的設(shè)計(jì)主要考慮穩(wěn)定性、帶寬和噪聲性能[1,2]。頻標(biāo)基準(zhǔn)最早采用的是模擬鎖相環(huán),由本振跟蹤外參考頻率信號(hào)。模擬鎖相環(huán)的特點(diǎn)是成熟、可靠性好、鎖定速度快;但參數(shù)設(shè)置不靈活,分析困難,一致性較差,不能跟蹤1PPS時(shí)間基準(zhǔn)信號(hào)。

        隨著衛(wèi)星導(dǎo)航系統(tǒng)的出現(xiàn),上世紀(jì)90年代初提出了利用衛(wèi)星導(dǎo)航系統(tǒng)提供的1PPS時(shí)間基準(zhǔn)信號(hào)馴服本地頻率源的方案,這樣可以使本地時(shí)統(tǒng)設(shè)備的1PPS精度和10MHz信號(hào)的長(zhǎng)期穩(wěn)定度溯源到衛(wèi)星導(dǎo)航系統(tǒng)的時(shí)間基準(zhǔn)上。本文即討論外部1PPS或10MHz頻率信號(hào)馴服銣鐘或晶振的數(shù)字二階/三階鎖相環(huán)結(jié)構(gòu),建立了頻標(biāo)模塊的仿真模型,給出了參數(shù)設(shè)置依據(jù)、仿真及硬件測(cè)試結(jié)果,驗(yàn)證了模型的正確性。

        2 頻標(biāo)模塊模型

        時(shí)頻系統(tǒng)中的頻標(biāo)模塊結(jié)構(gòu)如圖1所示,其主要功能是對(duì)外提供具有高精度和高穩(wěn)定度的10MHz頻率信號(hào)和1PPS時(shí)間基準(zhǔn)信號(hào)。當(dāng)指標(biāo)要求不是很高時(shí),也可由GPS/BD(北斗)的1PPS信號(hào)直接馴服晶振,如圖1中虛線所示。

        圖1 頻標(biāo)模塊結(jié)構(gòu)組成框圖Fig.1 Frequency standard component structure

        數(shù)字鎖相環(huán)主要利用1PPS脈沖進(jìn)行鑒相(10MHz信號(hào)可分頻出1PPS脈沖),因此以1s時(shí)間間隔作為相位2π,環(huán)路中用待馴服銣鐘/晶振等頻率源倍頻至f0后分出1PPS與參考輸入1PPS之間的時(shí)間差進(jìn)行采樣,所以,相位差Δφ與采樣計(jì)數(shù)N及f0之間的關(guān)系為

        (1)

        而相位差也可以用時(shí)間差來(lái)表示為

        (2)

        頻標(biāo)模塊的仿真模型如圖2所示。

        圖2 頻標(biāo)模塊仿真模型組成框圖Fig.2 Frequency standard component simulation model

        2.1 待馴服頻率源模型

        待馴服頻率源建模主要考慮的是自身噪聲和老化率。以高穩(wěn)晶振為例,若10MHz晶振秒穩(wěn)優(yōu)于5E-13,相當(dāng)于頻率穩(wěn)定度標(biāo)準(zhǔn)差最大為5E-6Hz,即頻率變?yōu)?0 000 000.000 005Hz,換算成秒時(shí)間周期為0.999 999 999 999 5s,變化了5E-04ns,即可以將晶振建模為標(biāo)準(zhǔn)差為5E-04ns相位累加器。

        晶振的老化率為[3]

        (3)

        式中:fx(t)——被測(cè)頻率的瞬時(shí)值;fr(t)——參考頻率的瞬時(shí)值;fx0——兩者頻率的標(biāo)稱值;τ——平均時(shí)間。

        為了便于仿真,令

        fr(t)=fx0

        fx(t)>fr(t)

        所以,若按晶振日老化率為1×10-10/d,則有

        fx(t)-fx0=fx0×10-10/(3 600×24)Hz/s

        若晶振標(biāo)稱頻率為10MHz,則可得本振相位變化率為

        107×10-10×2π/(3 600×24)=7.272 2E-8rad/s

        2.2 GPS/BD 1PPS信號(hào)模型

        假設(shè)GPS/BD接收機(jī)的授時(shí)精度優(yōu)于20ns(1σ),則輸入1PPS信號(hào)相位抖動(dòng)的標(biāo)準(zhǔn)差為1.256 6E-7rad。設(shè)環(huán)路啟動(dòng)初始時(shí)間差500ns,即相位差3.141 6E-6rad。

        2.3 鎖相環(huán)結(jié)構(gòu)

        當(dāng)系統(tǒng)采樣率ws達(dá)到ws>10wc(wc為穿越頻率)時(shí),數(shù)字鎖相環(huán)可以由一個(gè)模擬鎖相環(huán)通過(guò)同步采樣來(lái)獲得[4]。經(jīng)過(guò)推導(dǎo),二階鎖相環(huán)的數(shù)字化結(jié)構(gòu)如圖3所示。

        圖3 二階數(shù)字鎖相環(huán)示意圖Fig.3 2 order digital PLL

        圖3中,θi(z)為輸入相位,θo(z)為本振輸出相位,θe(z)為相位差,它們的單位均為弧度。ζ和wn是二階控制系統(tǒng)的固有頻率和阻尼,Ts為環(huán)路更新周期。二階鎖相環(huán)的等效噪聲帶寬BL可以表示為

        (4)

        式(4)中,wn的單位為rad/s,而B(niǎo)L的單位為Hz。綜合考慮環(huán)路動(dòng)態(tài)性和響應(yīng)時(shí)間,一般ζ取0.707,因此二階環(huán)路的可控參數(shù)只有環(huán)路帶寬BL。又因?yàn)閣s>10wc,可導(dǎo)出ws>30BL,即

        (5)

        式(5)給出了頻標(biāo)模塊鎖相環(huán)噪聲帶寬的上限。

        頻標(biāo)模塊的主要任務(wù)是對(duì)外提供高精度1PPS信號(hào),通常要與GPS/BD接收機(jī)給出的1PPS信號(hào)一致。而當(dāng)環(huán)路帶寬較窄時(shí),由于晶振老化率的影響,造成二階環(huán)路鎖定后的鑒相輸出不為零,即本振輸出1PPS信號(hào)與參考輸入1PPS信號(hào)的相位不一致。此時(shí)可以采用三階鎖相環(huán),如圖4所示[5,6]。

        圖4 三階數(shù)字鎖相環(huán)Fig.4 3 order digital PLL

        圖4中,環(huán)路增益k′1,k′2,k′3由式(6)確定

        k′1=(k+2)ζwn

        (6)

        考慮到環(huán)路穩(wěn)定性,需滿足k>0,ζ>0.25。而為了使環(huán)路動(dòng)態(tài)性能可以由二階系統(tǒng)近似,要求k>5。當(dāng)k=6時(shí),可以得到BL與ζ,wn之間的簡(jiǎn)單關(guān)系。此時(shí),BL可以由式(7)近似估算

        BL=(2.037ζ+0.1036)wn(ζ>0.2)

        (7)

        當(dāng)ζ=0.707時(shí),三階環(huán)路性能也可以只通過(guò)環(huán)路帶寬BL來(lái)控制。

        開(kāi)環(huán)、二階環(huán)路、三階環(huán)路時(shí)本振相位輸出與外參考信號(hào)對(duì)比如圖5所示。可見(jiàn)晶振的老化使得其輸出相位與參考相比向一個(gè)方向不斷偏移;二階環(huán)路可以讓本振輸出相位跟隨外參考,但存在固定相差;當(dāng)采用三階環(huán)路后,本振輸出相位跟隨外參考,且不存在固定相差。

        圖5 開(kāi)環(huán)、二階環(huán)路、三階環(huán)路本振相位輸出與外參考信號(hào)對(duì)比Fig.5 Local oscillator ouput compared with reference output when open loop,2order/3order pll loop

        3 仿真分析

        3.1 數(shù)字環(huán)路仿真分析

        3.1.1鑒相器量化

        鑒相器量化采用環(huán)路中用待馴服頻率源對(duì)其分頻后1PPS與參考輸入1PPS之間的時(shí)間差進(jìn)行采樣的方式。不同量化靈敏度對(duì)于環(huán)路性能的影響如圖6所示。

        圖6 量化靈敏度對(duì)于環(huán)路性能的影響曲線圖Fig.6 The effect on the pll performance by phase detector quantization

        從圖6可以看出,鑒相器量化程度越高對(duì)提高環(huán)路性能越有利,將10MHz待馴服信號(hào)倍頻至1GHz對(duì)時(shí)間差進(jìn)行采樣的環(huán)路性能要遠(yuǎn)遠(yuǎn)好于利用倍頻至50MHz信號(hào)進(jìn)行采樣。然而在FPGA內(nèi)部實(shí)現(xiàn)1GHz的信號(hào)處理是不現(xiàn)實(shí)的,必須在FPGA可實(shí)現(xiàn)情況下盡量提高時(shí)間差采樣率。同時(shí),通過(guò)圖7可以看出,減小環(huán)路噪聲帶寬BL可以抵消鑒相靈敏度對(duì)環(huán)路輸出性能的影響。

        圖7 減小環(huán)路帶寬BL可以抵消鑒相靈敏度對(duì)環(huán)路輸出性能的影響Fig.7 The decrease of BL can compensate phase detector quantization decrease

        3.1.2本振壓控壓DA器件量化

        考慮晶振的數(shù)字控制對(duì)環(huán)路性能造成的影響。因?yàn)镹位DA的量化誤差的方差為

        若N位DA控制晶振的最大調(diào)整范圍為±5Hz,晶振標(biāo)稱f0=10MHz,有f0·Δ·2N-1=5,則頻率控制步長(zhǎng)為

        DA的量化誤差方差為

        DA量化位數(shù)對(duì)環(huán)路噪聲的影響如圖8所示。

        圖8 DA量化位數(shù)對(duì)環(huán)路噪聲的影響示意圖Fig.8 The influence of pll noise by DA quantization

        可見(jiàn),DA的量化位數(shù)限制了環(huán)路噪聲帶寬所能獲得的鑒相噪聲性能,進(jìn)而決定了環(huán)路最小可設(shè)的有效帶寬BL。由于晶體老化的影響,在環(huán)路帶寬過(guò)低時(shí),DA量化會(huì)造成相位輸出起伏,反而使環(huán)路噪聲性能嚴(yán)重惡化。本振存在老化時(shí),不同帶寬下DA量化(16bit)與非DA時(shí)輸出噪聲方差(rad2)比值如圖9所示。

        圖9 不同帶寬下DA量化(16bit)與非DA時(shí)輸出噪聲方差(rad2)比值示意圖Fig.9 The ratio of local oscillator noise variance between DA(16bit)and pure analog

        從圖9可以看出,噪聲帶寬不易過(guò)小,否則DA量化噪聲會(huì)造成輸出噪聲性能惡化。

        同時(shí),DA位數(shù)也決定了輸出頻率的準(zhǔn)確度[7]。若頻率輸出準(zhǔn)確度要求優(yōu)于1×10-11,按1×10-12設(shè)計(jì),則對(duì)于控制電壓為(0~5)V,頻率變化范圍±3Hz的10MHz晶振來(lái)說(shuō),通過(guò)壓控壓分辨率求DA位數(shù)N,有

        (8)

        由式(8)可知,DA至少為20位。

        3.1.3環(huán)路的定點(diǎn)運(yùn)算

        Matlab模型中各模塊內(nèi)部運(yùn)算與輸出均為實(shí)數(shù)表示,盡管考慮了量化,但由于模型內(nèi)部模塊為浮點(diǎn)雙精度數(shù)表示,具有足夠精度,且積分器不設(shè)上限。因此,須考慮實(shí)際使用中FPGA內(nèi)部的定點(diǎn)數(shù)表示對(duì)環(huán)路性能的影響[8]。

        環(huán)路數(shù)據(jù)位寬64bit,積分器位寬96bit時(shí),環(huán)路浮點(diǎn)運(yùn)算與定點(diǎn)運(yùn)算在環(huán)路輸出噪聲性能上的比較如圖10所示。可見(jiàn),采用適當(dāng)位寬后環(huán)路定點(diǎn)運(yùn)算近似于浮點(diǎn)運(yùn)算。

        圖10 環(huán)路浮點(diǎn)運(yùn)算與定點(diǎn)運(yùn)算在環(huán)路輸出噪聲性能上的比較曲線圖Fig.10 The comparison on local oscillator output performance between floating point and fixed point arithmetic

        3.1.4DA輸出對(duì)相位噪聲性能的影響

        若待馴服對(duì)象為高穩(wěn)晶振,則需考慮DA輸出更新頻率對(duì)環(huán)路性能的影響。當(dāng)數(shù)字鎖相環(huán)路的更新周期與外參考1PPS時(shí)間基準(zhǔn)信號(hào)一致時(shí),鎖相環(huán)輸出相當(dāng)于1Hz低頻信號(hào),若直接控制DA產(chǎn)生的壓控壓,則高穩(wěn)晶振相位噪聲將會(huì)出現(xiàn)1Hz低頻信號(hào)的各次諧波,使得偏移(0.1~10)Hz的相噪惡化,如圖11所示。

        圖11 1Hz DA輸出頻率對(duì)相噪的影響曲線圖Fig.11 The influence on local oscillator output phase noise by 1Hz DA update frequency

        因此,鎖相環(huán)輸出后必須接帶寬<1Hz的數(shù)字低通濾波器。數(shù)字濾波器主要考慮截至頻率fc、濾波器階數(shù)和采樣頻率fs。截至頻率越小越有利于抑制相位噪聲,但由于濾波器帶寬與產(chǎn)生的附加延遲成反比,過(guò)大的延遲反而可能使環(huán)路失鎖,仿真結(jié)果表明,F(xiàn)c=0.001Hz的1階butterworth濾波器即可,而1,2,3階Fc=0.000 1濾波器環(huán)路都會(huì)產(chǎn)生振蕩,如圖12所示。

        圖12 數(shù)字濾波器階數(shù)、截至頻率對(duì)相位噪聲影響曲線圖Fig.12 The influence on DPLL phase noise by digital filter order and cut frequency

        數(shù)字濾波器的采樣率越高,它所產(chǎn)生的混疊頻率越高,越容易被簡(jiǎn)單模擬濾波器濾除,但高采樣率意味著高計(jì)算量和高功耗,由圖13給出的仿真結(jié)果可以看出,從相位噪聲抑制角度看,100Hz的數(shù)字濾波器采樣率已經(jīng)足夠。

        圖13 數(shù)字濾波器采樣率對(duì)相位噪聲影響曲線圖Fig.13 The influence on DPLL phase noise by digital filter sample frequency

        4 實(shí)測(cè)結(jié)果

        頻標(biāo)模塊組成框圖如圖14所示。

        圖14 頻標(biāo)模塊組成框圖Fig.14 The composition of frequency standard component

        為了驗(yàn)證數(shù)字鎖相環(huán)頻標(biāo)方案的可行性,以晶振8607作為參考源對(duì)頻標(biāo)模塊進(jìn)行測(cè)試,結(jié)果數(shù)據(jù)見(jiàn)表1和表2,曲線結(jié)果如圖15所示。

        由測(cè)試結(jié)果可知,環(huán)路帶寬BL=0.005Hz的環(huán)路性能只是略低于BLD=0.003Hz,但BL=0.005Hz環(huán)路鎖定時(shí)間在1h左右,而B(niǎo)L=0.003Hz環(huán)路則>3h,所以工程上取BL=0.005Hz即可滿足要求。測(cè)試均采用了二階環(huán)路結(jié)構(gòu),因?yàn)橛煞抡婵芍?dāng)BL<0.000 2Hz時(shí),才會(huì)出現(xiàn)環(huán)路穩(wěn)態(tài)相差Δφ≠0情況。設(shè)計(jì)中數(shù)字低通濾波器截至頻率為fc=0.01Hz。

        還可看出,在同樣環(huán)路帶寬BL下,GPS/BD馴銣鐘,銣鐘馴晶振的頻標(biāo)結(jié)構(gòu)性能要明顯優(yōu)于GPS/BD直接馴晶振的性能。但在指標(biāo)可接受情況下,采用GPS/BD直接馴晶振的結(jié)構(gòu)可以大大降低頻標(biāo)模塊的成本。

        表1 數(shù)字鎖相環(huán)頻標(biāo)模塊相位噪聲測(cè)試結(jié)果(單位:dBc/Hz)Tab.1 Digital PLL frequency standard component phase noise test result(unit:dBc/Hz)相噪頻偏0.001Hz0.1Hz1Hz10Hz備注高穩(wěn)晶振參數(shù)——<-113<-143—恒壓-37.9-81.1-112.3-136.8—BLD=0.007Hz-33.4-57.3-92.8-129.9—BLD=0.005Hz-34.7-77.8-112.5-136.8—BLD=0.005Hz-25.9-71.5-112.7-136.8GPS馴晶振BLD=0.003Hz-37.0-80.4-112.8-136.9—

        表2 數(shù)字鎖相環(huán)頻標(biāo)模塊短穩(wěn)測(cè)試結(jié)果(單位:Hz)Tab.2 Digital PLL frequency standard component short term stability test result(unit:Hz)短穩(wěn)時(shí)間0.001s0.01s0.1s1s10s備注高穩(wěn)晶振參數(shù)———<5e-13——恒壓3.9865e-112.9291e-122.1740e-134.417e-131.336e-12—BLD=0.007Hz3.7722e-112.5677e-122.6043e-125.872e-125.17e-12—BLD=0.005Hz3.9754e-112.5717e-123.864e-134.96e-131.957e-12—BLD=0.005Hz3.9848e-112.4722e-124.109e-131.248e-127.31e-12GPS馴晶振BLD=0.003Hz3.9903e-112.5376e-123.729e-134.188e-131.455e-12—

        圖15 數(shù)字鎖相環(huán)頻標(biāo)模塊實(shí)測(cè)結(jié)果示意圖Fig.15 Digital PLL frequency standard component test result

        5 結(jié)束語(yǔ)

        本文利用數(shù)字鎖相環(huán)技術(shù)完成了時(shí)頻系統(tǒng)中的頻標(biāo)模塊設(shè)計(jì)。鎖相環(huán)鑒相為1PPS脈沖比相方式。環(huán)路設(shè)計(jì)包括本地頻率源模型、外部參考1PPS信號(hào)模型、二階/三階環(huán)路濾波器設(shè)計(jì)等。在硬件實(shí)現(xiàn)時(shí)需要考慮環(huán)路噪聲帶寬及各組成部分量化,浮點(diǎn)數(shù)、定點(diǎn)數(shù)表示對(duì)環(huán)路噪聲性能的影響。DA輸出應(yīng)當(dāng)考慮數(shù)字環(huán)路所特有的低頻信號(hào)諧波問(wèn)題,而須外加帶寬<1Hz的低通濾波器。

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