錢(qián)宏文，李 凱，劉繼祥

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035）

0 引 言

芯片測(cè)試技術(shù)隨著集成電路的發(fā)展越來(lái)越受到重視，特別是中興事件以后，國(guó)家對(duì)國(guó)產(chǎn)芯片的研發(fā)力度加大。多種類(lèi)、大批量高速高精度ADC的指標(biāo)測(cè)試將是一項(xiàng)比較龐大的任務(wù)，需要一款A(yù)DC通用測(cè)試平臺(tái)快速測(cè)試不同種類(lèi)的ADC。目前，國(guó)內(nèi)的測(cè)試平臺(tái)幾乎都是針對(duì)單款或幾款A(yù)DC進(jìn)行測(cè)試，缺乏通用性，而國(guó)外的測(cè)試平臺(tái)（Automatic Test Equipment，ATE）[1]測(cè)試成本高。因此，本文提出一種相對(duì)廉價(jià)的ADC通用測(cè)試平臺(tái)。該測(cè)試平臺(tái)能夠兼容不同電壓，且兼容目前主流的LVDS、CMOS以及JESD204B共3種接口的ADC。同時(shí)，利用LabVIEW開(kāi)發(fā)上位機(jī)配置測(cè)試平臺(tái)參數(shù)，并動(dòng)態(tài)顯示測(cè)試參數(shù)，還支持在線升級(jí)ADC測(cè)試程序功能。經(jīng)過(guò)實(shí)驗(yàn)，對(duì)比測(cè)試結(jié)果和參考值驗(yàn)證了測(cè)試系統(tǒng)的可行性。

1 測(cè)試平臺(tái)硬件設(shè)計(jì)

本系統(tǒng)是一款SOC+FPGA架構(gòu)的采集控制板。控制板分為2部分：模擬電源部分和數(shù)據(jù)采集控制部分。

模擬電源包括3部分：

（1）3路可調(diào)電源[2]可以給待測(cè)ADC測(cè)試板供電，可利用上位機(jī)調(diào)節(jié)各路電源的輸出電壓。同時(shí)，每路具備3路電源電壓和電流檢測(cè)功能監(jiān)控電源部分，保證在電路工作異常時(shí)能及時(shí)切斷電源；在模擬部分還包括2路高精度的DAC，用于在測(cè)量低速ADC時(shí)可以作為信號(hào)源使用。

數(shù)據(jù)采集控制部分采用SOC+FPGA架構(gòu)，SOC采用XILINX的ZYNQ[3]，F(xiàn)PGA采用K7。該板子對(duì)外支持COMS、LVDS以及JESD204B接口，同時(shí)接口電壓支持1.8 V、2.5 V、3.3 V范圍內(nèi)可選。FPGA用來(lái)控制待測(cè)ADC采集數(shù)據(jù)，并通過(guò)LVDS接口把數(shù)據(jù)上傳到ZYNQ，之后ZYNQ通過(guò)千兆網(wǎng)口把數(shù)據(jù)上傳到上位機(jī)對(duì)數(shù)據(jù)進(jìn)行分析。此外，該系統(tǒng)支持通過(guò)上位機(jī)對(duì)FPGA程序進(jìn)行在線更新，以方便快捷地測(cè)試不同的ADC芯片。系統(tǒng)硬件結(jié)構(gòu)如圖1所示。

圖1 系統(tǒng)硬件結(jié)構(gòu)

1.1 低噪聲的可調(diào)電源設(shè)計(jì)

電源部分是測(cè)試ADC性能指標(biāo)的關(guān)鍵。合理的原理設(shè)計(jì)及電源布局是電源設(shè)計(jì)成敗的關(guān)鍵。本系統(tǒng)采用LDO+DAC的設(shè)計(jì)思路，實(shí)現(xiàn)電源的連續(xù)可調(diào)。具體電路如圖2所示。

由于LDO具有低噪聲、低紋波特性，而DAC具有較小分辨率的輸出，兩者配合可實(shí)現(xiàn)品質(zhì)優(yōu)良的且輸出連續(xù)可調(diào)的電源解決方案。在該電路中通過(guò)把LDO的反饋電阻接到DAC的輸出，通過(guò)控制DAC的輸出控制LDO的輸出，從而實(shí)現(xiàn)電源的連續(xù)可調(diào)。實(shí)驗(yàn)證明，該電源電路可以在1.2～5.5 V范圍內(nèi)進(jìn)行連續(xù)可調(diào)。調(diào)節(jié)下線與LDO內(nèi)部參考電壓決定。

1.2 FPGA程序更新接口電路設(shè)計(jì)

本系統(tǒng)的FPGA程序更新采用selectMAP接口，具體接口電路如圖3所示。

為了能夠?qū)崿F(xiàn)利用selectMAP進(jìn)行FPGA程序的更新，本系統(tǒng)的控制芯片采用ZYNQ，該芯片集成了ARM與FPGA，支持千兆網(wǎng)口，除了可以滿(mǎn)足高速率采樣數(shù)據(jù)的上傳，還能利用內(nèi)部的FPGA實(shí)現(xiàn)selectMAP接口時(shí)序來(lái)對(duì)K7160T進(jìn)行程序的更新。

圖2 可調(diào)電源電路

圖3 K7 selectmap接口電路

2 LabView上位機(jī)設(shè)計(jì)

采用LabView作為系統(tǒng)上位機(jī)，與ZYNQ千兆網(wǎng)口進(jìn)行通信。上電初始化后，上位機(jī)通過(guò)網(wǎng)口把ADC采集程序程序發(fā)送給ZYNQ，然后ZYNQ通過(guò)selectmap接口把程序下載到FPGA中，通過(guò)上位機(jī)控制電源模塊對(duì)ADC子板進(jìn)行供電和數(shù)據(jù)采集。上位機(jī)通過(guò)點(diǎn)擊數(shù)據(jù)回傳按鈕就可以回傳采集的數(shù)據(jù)，同時(shí)上位機(jī)根據(jù)回傳回來(lái)的數(shù)據(jù)利用FFT進(jìn)行頻域分析[4]，根據(jù)指標(biāo)測(cè)試公式自動(dòng)計(jì)算出ADC各項(xiàng)動(dòng)態(tài)參數(shù)，包括SNR、SIND、ENOB、SFDR、THD、基波頻率及基波幅度等。此外，由于數(shù)據(jù)量大，為方便管理，控制面板還支持?jǐn)?shù)據(jù)保存至TXT或者EXCEL，同時(shí)能支持保存頻域波形截圖的功能。上位機(jī)界面如圖4所示。

圖4 ADC測(cè)試平臺(tái)上位機(jī)界面

3 測(cè)試結(jié)果分析

為了驗(yàn)證本平臺(tái)在ADC指標(biāo)測(cè)試方面的可行性，利用ADI的AD***作為被測(cè)對(duì)象，專(zhuān)門(mén)設(shè)計(jì)AD***的測(cè)試子板插接在該平臺(tái)板上進(jìn)行指標(biāo)測(cè)試。以下給出不同測(cè)試條件下的測(cè)試結(jié)果。

（1）AVDD=1.8 V，DVDD=1.8 V，內(nèi)部基準(zhǔn)VREF=1.0 V，差分滿(mǎn)幅輸入方式，常溫下測(cè)試結(jié)果如表1所示。

表1 AD＊＊＊指標(biāo)測(cè)試結(jié)果

通過(guò)以上實(shí)測(cè)數(shù)據(jù)與datasheet數(shù)據(jù)比較可以看出，所測(cè)指標(biāo)在80 MHz采樣率時(shí)與datasheet指標(biāo)比較吻合，在125 MHz采樣率時(shí)指標(biāo)有所下降，但與指標(biāo)相差最大在2 dB范圍內(nèi)，基本可以接受。

4 結(jié) 語(yǔ)

國(guó)內(nèi)近幾年來(lái)微電子技術(shù)和集成電路方面發(fā)展迅速。隨著國(guó)內(nèi)在高速ADC技術(shù)領(lǐng)域的高速發(fā)展和我國(guó)對(duì)高速ADC芯片需求領(lǐng)域的不斷擴(kuò)大，對(duì)高速ADC的測(cè)試方法和測(cè)試手段帶來(lái)了巨大挑戰(zhàn)。電路的測(cè)試是保障產(chǎn)品質(zhì)量和性能的關(guān)鍵環(huán)節(jié)，因此提出了一種高速ADC通用測(cè)試平臺(tái)的解決方案，能夠滿(mǎn)足不同種類(lèi)的高速ADC指標(biāo)測(cè)試的需求，大大節(jié)省了ADC測(cè)試的成本和時(shí)間，經(jīng)過(guò)實(shí)驗(yàn)驗(yàn)證了該方案的可行性。本設(shè)計(jì)在電源部分設(shè)計(jì)還存在一些不足，沒(méi)有包含高電壓、負(fù)電源的設(shè)計(jì)，后續(xù)可考慮結(jié)合DC/DC實(shí)現(xiàn)高電壓、負(fù)電源設(shè)計(jì)，從而滿(mǎn)足更多種類(lèi)的ADC的指標(biāo)測(cè)試需求。