徐東明, 黃小斌

(西安郵電大學(xué) 通信與信息工程學(xué)院， 陜西 西安 710121)

隨著數(shù)據(jù)業(yè)務(wù)量的不斷增加，對(duì)通信系統(tǒng)的要求不斷提高，具有高速率、大容量等優(yōu)點(diǎn)的光纖通信成為了主流的數(shù)據(jù)傳輸形式。全數(shù)字時(shí)鐘數(shù)據(jù)恢復(fù)(clock data recovery, CDR)電路的作用是恢復(fù)光纖通信傳輸系統(tǒng)的時(shí)鐘數(shù)據(jù)并進(jìn)行再定時(shí)輸出。在通信系統(tǒng)信道中傳輸?shù)臄?shù)據(jù)信號(hào)一般不包含與數(shù)據(jù)信號(hào)同步的時(shí)鐘信號(hào)。為了保證數(shù)據(jù)處理的同步，接收端需要使用CDR電路從數(shù)據(jù)流中提取時(shí)鐘等時(shí)序信息，從含有噪聲的信號(hào)中恢復(fù)出有序、有效的數(shù)字信號(hào)。

在時(shí)鐘數(shù)據(jù)恢復(fù)過程中，由于接收數(shù)據(jù)的定時(shí)變化與其理想位置的時(shí)間偏差，或者是由于每個(gè)周期與其理想值的偏差導(dǎo)致抖動(dòng)現(xiàn)象發(fā)生[1]。抖動(dòng)導(dǎo)致CDR電路接收數(shù)據(jù)的定時(shí)變化。定時(shí)變化會(huì)產(chǎn)生錯(cuò)誤并降低系統(tǒng)的效率，即使很少的時(shí)序變化也會(huì)降低系統(tǒng)的靈敏度[2]。為了精確地恢復(fù)出時(shí)鐘信號(hào)，全數(shù)字CDR電路必須嚴(yán)格控制抖動(dòng)。

通常采用Inverse Alexander相位檢測器[3-4]和LC正交數(shù)字控制振蕩器方法[5]減小全數(shù)字CDR的抖動(dòng)。Inverse Alexander相位檢測器方法認(rèn)為抖動(dòng)主要來源于相位檢測器，通過調(diào)整Alexander相位檢測器輸出的早、晚信號(hào)來減小抖動(dòng)[4]，但該方法支持的輸入數(shù)據(jù)速率范圍較小，核心功耗較大。LC正交數(shù)字控制振蕩器方法[5]認(rèn)為抖動(dòng)主要來源于數(shù)字控制振蕩器，其通過最小化壓控振蕩器比例、控制反饋環(huán)路的延遲來減小抖動(dòng)，但這種方法的峰峰值抖動(dòng)較高，單位能量損耗較大。

為了降低全數(shù)字CDR電路中的抖動(dòng)現(xiàn)象，減少能量損耗，本文擬建立全數(shù)字CDR離散時(shí)間多速率模型，使用全數(shù)字CDR線性時(shí)變系統(tǒng)分析抖動(dòng)來源，采用輔助頻率鎖定環(huán)的方法對(duì)數(shù)字控制振蕩器進(jìn)行改進(jìn)，以期在降低全數(shù)字CDR電路中的抖動(dòng)的同時(shí)減少電路能量損耗。

1 全數(shù)字CDR抖動(dòng)來源

分析全數(shù)字CDR電路結(jié)構(gòu)及原理，利用建立的離散時(shí)間多速率(discrete-time multi-rate, DTMR)模型分析全數(shù)字CDR抖動(dòng)的來源。

1.1 全數(shù)字CDR電路結(jié)構(gòu)及原理

全數(shù)字CDR電路的整體架構(gòu)[6]如圖1所示。它由多相位Bang-Bang檢測器、二次采樣器、數(shù)字環(huán)路濾波器和數(shù)字控制振蕩器(digitally controlled oscillator, DCO)組成。

多相位Bang-Bang檢測器用于確定輸入數(shù)據(jù)流和恢復(fù)時(shí)鐘信號(hào)之間的相位差。當(dāng)時(shí)鐘存在超前和滯后輸入數(shù)據(jù)時(shí),多相位Bang-Bang檢測器會(huì)分別產(chǎn)生早、晚信號(hào)以減少或增加恢復(fù)時(shí)鐘的頻率。這些早、晚信號(hào)通過采樣器進(jìn)行二次采樣降低輸入數(shù)據(jù)速率，以滿足數(shù)字環(huán)路濾波器(digital loop filter, DLF)工作范圍的要求，由DLF濾除包含帶外噪聲的信號(hào)控制DCO，以減小相位誤差，輸出恢復(fù)的時(shí)鐘信號(hào)。

圖1 全數(shù)字CDR整體架構(gòu)

1.2 全數(shù)字CDR離散時(shí)間多速率模型

根據(jù)全數(shù)字CDR的結(jié)構(gòu)，建立DTMR模型分析全數(shù)字CDR抖動(dòng)。全數(shù)字CDR輸入信號(hào)的離散時(shí)間多速率模型原理如圖2所示。

圖2 離散時(shí)間多速率模型原理

(1)

其中，Tclk表示時(shí)鐘周期，KDCO表示DCO的增益。

在s域的零階保持器傳遞函數(shù)[8]可以表示為

(2)

其中Tdig表示數(shù)字時(shí)鐘周期。

1.3 全數(shù)字CDR抖動(dòng)的來源

建立了全數(shù)字CDR的離散時(shí)間多速率模型后，下面將在全數(shù)字CDR線性時(shí)變系統(tǒng)的頻域分析抖動(dòng)來源。

離散時(shí)間多速率系統(tǒng)輸出信號(hào)的相位頻譜[9]可以表示為

(3)

其中，HDCO(ω)表示DCO在ω域的傳遞函數(shù)，HN(ω)表示零階保持器在ω域的傳遞函數(shù)，HDLF(Nω)表示在采樣因子為N條件下DLF在ω域的傳遞函數(shù)，F(xiàn)(Nω)表示在采樣因子為N條件下對(duì)樣本序列輸出信號(hào)頻譜F(ω)進(jìn)行的二次采樣。

F(Nω)和F(ω)的頻譜函數(shù)可以分別表示為

(4)

DLF在ω域的傳遞函數(shù)[6]可表示為

(5)

其中T(ω)表示樣本序列在ω域的周期。

將式(4)代入式(3)中可得

(6)

(7)

將式(6)代入式(7)的求和項(xiàng)中，由于舍去輸出信號(hào)相位頻譜的高次諧波分量，所以

(8)

由式(8)可知，全數(shù)字CDR環(huán)路中各個(gè)不相關(guān)噪聲源輸出相位的功率譜密度函數(shù)[10]的表達(dá)式為

(9)

(10)

由于時(shí)域的抖動(dòng)和頻域的輸出相位功率譜密度函數(shù)存在正相關(guān)關(guān)系[12]，所以式(10)表明了全數(shù)字CDR產(chǎn)生的抖動(dòng)主要來自于數(shù)字控制振蕩器，可以通過改進(jìn)DCO來降低抖動(dòng)。

2 數(shù)字控制振蕩器的改進(jìn)

2.1 輔助頻率鎖定環(huán)的采用

為了擴(kuò)大采樣頻率的鎖定范圍，在復(fù)位全數(shù)字CDR時(shí)使能，保證正確的采樣頻率操作，降低鎖定期間的抖動(dòng)性能，采用輔助頻率鎖定環(huán)[13](frequency locked loop，F(xiàn)LL)鎖定采樣頻率。

2.2 DCO的設(shè)計(jì)

為了兼顧4相位和8相位時(shí)鐘，對(duì)齊數(shù)字邊沿與時(shí)鐘相位[14]，采用四級(jí)差分振蕩器設(shè)計(jì)DCO。四級(jí)差分振蕩器每級(jí)都有一個(gè)8位微控制電容器組，其中4位最高有效位采用二進(jìn)制編碼，4位最低有效位采用溫度計(jì)編碼，以減少鎖定期間的切換活動(dòng)。四級(jí)差分振蕩器結(jié)構(gòu)如圖3所示。

圖3 四級(jí)差分振蕩器結(jié)構(gòu)

在設(shè)計(jì)過程中，采用型號(hào)為YSO8918MR的可編程DCO，使用硬件描述語言Verilog編程完成DCO的電路設(shè)計(jì)，再將其程序燒錄至FPGA上進(jìn)行多次測試，發(fā)現(xiàn)當(dāng)環(huán)路作為多相位Bang-Bang檢測器運(yùn)行時(shí)，不會(huì)影響穩(wěn)態(tài)抖動(dòng)性能。

圖4 確定DCO輸出序列與參考時(shí)鐘相位誤差

2.3 DCO的校準(zhǔn)

在全數(shù)字CDR正常工作之前，需要對(duì)DCO進(jìn)行校準(zhǔn)。首先應(yīng)該將DCO頻率調(diào)整到輸入數(shù)據(jù)速率的四分之一頻率處，上下浮動(dòng)約±30 MHz[15]。例如當(dāng)輸入數(shù)據(jù)速率為25 Gb/s時(shí)，調(diào)整到6.25 GHz。為此，在校準(zhǔn)周期中，通過一個(gè)基于外部參考時(shí)鐘和計(jì)數(shù)器的自動(dòng)頻率控制環(huán)路完成DCO的粗調(diào)。頻率控制環(huán)路對(duì)數(shù)字時(shí)鐘和外部參考時(shí)鐘的時(shí)鐘周期數(shù)進(jìn)行計(jì)數(shù)，將計(jì)數(shù)與串行接口的寄存器值進(jìn)行比較，逐漸調(diào)整，直到DCO頻率位于所需頻率上下浮動(dòng)±30 MHz的范圍內(nèi)。

3 仿真結(jié)果及分析

在3.3V電壓下，利用具有正弦抖動(dòng)的26 Gb/s數(shù)據(jù)序列作為輸入數(shù)據(jù)，以采樣因子N=16進(jìn)行二次采樣，進(jìn)行全數(shù)字CDR抖動(dòng)值測量，并應(yīng)用MATLAB仿真120次。文獻(xiàn)[3,5]以及本文設(shè)計(jì)的抖動(dòng)幅度隨抖動(dòng)頻率的變化趨勢如圖5所示。

可以看出，隨著抖動(dòng)頻率的增加，文獻(xiàn)[3]、[5]及本文方法的抖動(dòng)幅度都呈現(xiàn)上升的趨勢。隨著輸入數(shù)據(jù)速率的不斷提高，數(shù)字控制振蕩器的抖動(dòng)不斷加大，使得全數(shù)字CDR的抖動(dòng)幅度增加[16]。本文設(shè)計(jì)采用了輔助頻率鎖定環(huán)擴(kuò)大了采樣頻率的鎖定范圍，F(xiàn)LL在復(fù)位全數(shù)字CDR時(shí)使能，并保證正確的頻率操作，降低了鎖定期間的抖動(dòng)，導(dǎo)致本文設(shè)計(jì)的CDR產(chǎn)生的抖動(dòng)幅度低于其他兩種CDR。

圖5 抖動(dòng)幅度曲線

全數(shù)字CDR的眼圖仿真結(jié)果如圖6所示?？梢钥闯?，由于采用了輔助頻率鎖定環(huán)擴(kuò)大了采樣頻率的鎖定范圍，導(dǎo)致DCO可以進(jìn)行更準(zhǔn)確地鎖定頻率，即在眼圖張開最大的時(shí)刻進(jìn)行數(shù)據(jù)的采樣，因此，降低了系統(tǒng)的抖動(dòng)。

圖6 全數(shù)字CDR的眼圖仿真結(jié)果

文獻(xiàn)[3]、[5]及本文方法的數(shù)字CDR性能仿真結(jié)果如表1所示。可以看出，本文方法支持的輸入數(shù)據(jù)速率為13.0 Gb/s～26.0 Gb/s，峰峰抖動(dòng)值為1.19 ps，單位能量損耗為2.3 pJ/bit，滿足抖動(dòng)掩膜要求。與文獻(xiàn)[3]和[5]相比，本文方法支持的輸入數(shù)據(jù)速率較寬、峰峰抖動(dòng)值較小、單位能量損耗較低。

表1 不同方法的數(shù)字CDR性能仿真結(jié)果

4 結(jié)語

通過全數(shù)字CDR線性時(shí)變系統(tǒng)的頻域?qū)Χ秳?dòng)分析，得出抖動(dòng)主要來源于DCO。進(jìn)而采用輔助頻率鎖定環(huán)改進(jìn)DCO的抖動(dòng)性能，減小了DCO的抖動(dòng)。與Inverse Alexander相位檢測器方法和LC正交數(shù)字控制振蕩器方法相比，不僅提高了輸入數(shù)據(jù)速率范圍，而且降低了系統(tǒng)的峰峰抖動(dòng)值、單位能量損耗。