文/王許旭

本文介紹一種實(shí)現(xiàn)4T4R每通道輸出雙頻的收發(fā)信機(jī)的射頻架構(gòu)，目的是要實(shí)現(xiàn)band1和band2雙頻2*20MLTE收發(fā)和模數(shù)/數(shù)模轉(zhuǎn)換。

對于單通道實(shí)現(xiàn)雙頻的目標(biāo)，band1（DL：2110MHz-2170MHz；UL：1920MHz-1980MHz），band3（DL：1805MHz-1880MHz；UL：1710MHz-1785MHz），需要考慮發(fā)射信號拉開帶寬為2170MHz-1805MHz=365MHz，和DPD外 延 帶 寬4*20=80M（考慮信號五階），要求發(fā)射帶寬至少為445MHz。常規(guī)的射頻采樣器件，一般需要發(fā)射接口速率為737.28M。發(fā)射lane總速率為737.28M*4*16*2*10/8=117,964.8M，由于AFE768X一共有8條lane，所以每條lane速率為14745.6M.對于目前選型的FPGA器件，只支持到<14G，所以需要考慮有沒有辦法將tranceiver和FPGA器件之間的接口速率降下來。

思路：主要限制為TX的lane速率。目前的方法是把band1和band2看成一個(gè)信號，如果band1和band2分開處理，那么每個(gè)band最小需要的帶寬是75+4*20=155M；需要的速率為184.32M。每個(gè)通道支持雙頻段，因此TX的速率為184.32M*8*16*2*10/8=58982.4M，用8條lane，所以每條lane速率為7372.8M，lane速率降了一半，滿足和FPGA之間lane速率要求。

1 射頻采樣器件

AFE76xx是一系列高性能四通道/雙通道14位集成射頻采樣模擬前端(AFE)，配備4路9GSPS DAC和4路3GSPS ADC，支持?jǐn)?shù)字上變頻和數(shù)字下變頻帶，可以直接輸出或者輸入高達(dá)5.2GHz的射頻信號。4T和4R通道都有增益控制模塊，不用再外置DSA或者DVGA。采樣時(shí)鐘支持外供和輸出。輸出的采樣時(shí)鐘可以選擇是dac采樣時(shí)鐘的1/2，1/3和1/4。采樣時(shí)鐘也可以支持外部供參考時(shí)鐘，使用內(nèi)部鎖相環(huán)鎖定但dac需要的高速采樣時(shí)鐘上。

AFE76xx是支持雙band的功能：

發(fā)射multi-DUC：每個(gè)DAC的數(shù)字輸入都對應(yīng)有兩條通路，PathAB和PathCD，當(dāng)使用雙band模式時(shí)，band1通過PathAB，band2通過PathCD，在NCO1處，將兩個(gè)band1和band2頻率上拉開后再合路，通過NCO2再將合路后的信號變頻到目標(biāo)RF頻率。

接收multi-DDC：band1和band2的接收信號同時(shí)進(jìn)入ADC進(jìn)行采樣后輸出，band1用NCO0～NCO2中的一個(gè)進(jìn)行數(shù)字下變頻，輸出output0，band2用NCO3中的進(jìn)行數(shù)字下變頻，輸出output1.

2 射頻架構(gòu)

我們需要實(shí)現(xiàn)一個(gè)band1+band3的FDD系統(tǒng)，如圖1所示。

其中，天線和雙工器都是支持band1+band3的雙頻段。

兩個(gè)頻段的合路/分離是在Tranceiver器件中的數(shù)字部分實(shí)現(xiàn)的，所以從FPGA的角度看，傳給Tranceiver的信號兩個(gè)頻段是分開的。但是Tranceiver的模擬部分，兩個(gè)頻段的信號的合在一起處理的。

鏈路架構(gòu)如下：

發(fā)射鏈路：band1和band2的數(shù)字基帶信號分別進(jìn)行處理后，通過不同的lane傳輸?shù)絫ranceiver器件，通過tranceiver器件中第一級NCO搬移將兩個(gè)零頻的基帶信號拉開到band1和band2的射頻帶寬（365M），數(shù)字合路后再通過第二級NCO搬移到射頻頻率，經(jīng)過DAC轉(zhuǎn)換為模擬信號，調(diào)整模擬增益后經(jīng)過后級的放大器放大，經(jīng)過發(fā)射雙工濾波器的濾波器，最后通過天線輻射出去。

反饋鏈路：給DPD提供一個(gè)通路，從PA輸出口耦合前向band1+band3的模擬信號，經(jīng)過反饋RFADC采樣模數(shù)轉(zhuǎn)換到數(shù)字信號送給DPD模塊去處理，目前使用4T復(fù)用一個(gè)反饋通道，從每個(gè)T反饋的前向模擬信號先通過外部開關(guān)進(jìn)行選擇，再連接外部DSA后進(jìn)入反饋ADC。

接收鏈路：從天線接收到的band1+band2的信號先經(jīng)過接收雙工器的濾波，低噪放的放大，以及必要的鏈路濾波和后級信號放大，進(jìn)入tranceiver器件后，先經(jīng)過增益調(diào)整模塊，然后進(jìn)入ADC進(jìn)行模數(shù)轉(zhuǎn)換，ADC輸出的數(shù)字信號包含了band1和band2的兩部分頻譜，一路經(jīng)過NCO0的搬移和信號抽取，對應(yīng)輸出為band1的數(shù)字基帶信號，一路經(jīng)過NCO3的搬移和信號抽取，對應(yīng)輸出為band3的數(shù)字基帶信號，這兩個(gè)band的基帶信號分別通過器件不同的lane傳輸給FPGA進(jìn)行后續(xù)的數(shù)字功能處理。

3 頻率規(guī)劃

對于射頻采樣方案，一大特點(diǎn)就是要進(jìn)行頻率規(guī)劃，即需要對采樣頻率進(jìn)行選擇。其目的就是要通過規(guī)劃頻率來避免二次諧波，三次諧波以及Interleave雜散。

因?yàn)镕s/n以及Fs/n與Rf有用信號產(chǎn)生的混合產(chǎn)物會落入有用信號帶內(nèi)，需要針對不同的輸入信號頻段進(jìn)行合理的頻率規(guī)劃。當(dāng)無法避免有些雜散落入的時(shí)候，就需要考慮該雜散分量帶來的影響是否可以被系統(tǒng)接受。

AFE768X內(nèi)部VCO可選頻率為8847.36M和5898.24M，接收fs必須是發(fā)射fs的1/2,1/3,1/4；通過頻率分析，即可選擇合適的發(fā)射和接收fs。

對于band1+band3，最終選擇發(fā)射8847.36M，接收選擇2949.12M。

4 接口信息

該器件用于雙頻的4T4R，支持204B接口，具體接口信息如下：

發(fā)射每個(gè)band的數(shù)據(jù)速率為245.76M，(插值36倍到 8847.36MHz)，4個(gè)通道雙頻需要的總lane速率為245.76*4*2*16*10/8*2=39321.6M，需要4條lane，每條lane速率為9.8304G。

接收每個(gè)band的數(shù)據(jù)速率為122.88M，(從2649.12MHz抽取24倍），4個(gè)通道雙頻需要的總lane速率為122.88*4*2*16*10/8*2=19660.8M，需要2條lane，每條lane速率為9.8304G。

反饋通道，每4T可復(fù)用一個(gè)反饋通道，數(shù)據(jù)速率為737.28M（從2949.12M抽取4倍），總lane速率為737.28*1*16*10/8*2=29491.2M，需 要4條lane，每條lane速率為7372.8M。

圖1：射頻鏈路架構(gòu)

由于該器件插值因子最大36，所以當(dāng)Fs為8847.36時(shí)，datarate最小為245.76M（取不到184.32M）。

5 性能預(yù)算

發(fā)射鏈路預(yù)算：

雙band在dac處數(shù)字總回退量為-18dBfs，該dac的fullscale為5dBm，當(dāng)常溫器件預(yù)埋10dB時(shí)，信號功率為-23dBm/40M，輸出噪底為-83.98dBm/40M，IMD3為60dBc，級聯(lián)后級器件(巴倫，鏡像濾波器，放大器)，當(dāng)輸出功率為3dBm時(shí)，SNR=58.56ddB，IMD3=58.72dB

接收鏈路預(yù)算：

濾波器插損按-1.2dB，LNA選取20dB增益，噪聲系數(shù)為0.6dB，OIP3為34dBm，后級級聯(lián)雙通帶濾波器和后級放大器，tranceiver器件的接收端口，將接收鏈路中每一級器件級聯(lián)后可得到整個(gè)鏈路的級聯(lián)性能。

級聯(lián)后噪聲系數(shù)為2.55dB，系統(tǒng)總噪聲為 -174+BW+NF=-104.9dBm/4.5M，按照協(xié)議要求靜態(tài)靈敏度為-101.5dBm/4.5M，允許的噪聲為-101dBm/4.5M，所以靜態(tài)靈敏度余量為3.9dB。

互調(diào)場景分同頻干擾和異頻干擾，對此協(xié)議上有規(guī)定，如果是雙頻，干擾出現(xiàn)在其中一個(gè)band附近，另一個(gè)band的靈敏度為允許在靜態(tài)靈敏度的基礎(chǔ)上惡化1.4dB，因此互調(diào)場景同頻干擾的余量為9.38dB，異頻干擾的余量為5.39dB。

阻塞場景也類似，也分同頻干擾和異頻干擾，阻塞場景同頻干擾的余量為8.84dB，異頻干擾的余量為4.92dB。

6 方案特點(diǎn)

該方案通過將多band數(shù)字信號分別處理，再在tranceiver內(nèi)部合路的方法來降低FPGA和tranceiver之間的lane速率，來滿足用現(xiàn)有FPGA的速率要求。需要注意的是由于每個(gè)band的數(shù)字部分是分別處理的，DPD帶寬降低，所以band1+band3中間有部分頻段不在DPD范圍內(nèi)，需要考慮PA實(shí)際的非線性水平帶來的雜散，如果落入接收帶內(nèi)，需要考慮增加雙工的抑制來消除對接收靈敏度的影響，如果落入其他發(fā)射頻段，需要考慮PA輸出的雜散水平是否滿足一般/共存/共站址要求，不滿足的話需要增加雙工的抑制度。

需要補(bǔ)充的是，該器件只有4T4R，所以對于完整的鏈路方案，反饋鏈路需要用額外的RFSADC來實(shí)現(xiàn)。因?yàn)镈PD對發(fā)射和反饋要求同參考，所以可以采用AD32RF8X來實(shí)現(xiàn)，將AFE768X的發(fā)射fs取fs/3輸出后，供給外部反饋ADC，但是AD32RF8X是雙通道射頻你采樣ADC，沒有內(nèi)置增益控制模塊，所以需要反饋鏈路在ADC外增加DSA器件進(jìn)行增益控制。針對本方案的優(yōu)化考慮，AFE76XX下一代AFE79XX是可以實(shí)現(xiàn)4T4R1FB的功能，我們就可以進(jìn)一步壓縮面積，用AFE79XX替換AFE76XX即可實(shí)現(xiàn)收發(fā)反饋功能，不用再外加單獨(dú)的ADC（AD32RF8X）和外部DSA器件。

7 總結(jié)

對于射頻采樣方案，有別于其他方案的特點(diǎn)是：

首先要根據(jù)需求和核心器件的雜散特點(diǎn)進(jìn)行頻率規(guī)劃，避免發(fā)射的諧波（HD2，HD3）和RFDAC特有的雜散等落入有用信號帶內(nèi)。

然后，需要根據(jù)器件支持的fs和插值因子（因?yàn)楝F(xiàn)在的射頻采樣器件的插值因子是有一定范圍的），選擇合適的滿足要求的接口速率。

對于發(fā)射鏈路，還需要注意RFSDAC輸出的鏡像水平，如果過大需要增加鏈路上的小信號濾波，所以射頻采樣器件往往在發(fā)射鏈路需要增加額外的LTCC濾波器進(jìn)行雜散濾波。