李金山　李強　冷朋　蘇發(fā)

【摘 要】本文介紹了一種復雜脈沖調(diào)制信號功率統(tǒng)計測量電路的設計。本文實現(xiàn)了對復雜脈沖的峰值功率、平均功率等功率參數(shù)在長時間內(nèi)的無遺漏的統(tǒng)計測量，實現(xiàn)了CCPF等統(tǒng)計參數(shù)測量。

【關鍵詞】復雜脈沖;統(tǒng)計測量;CCDF

中圖分類號： TN782 文獻標識碼： A 文章編號： 2095-2457（2019）22-0076-002

DOI：10.19694/j.cnki.issn2095-2457.2019.22.033

0 引言

在通信、雷達、制導等領域，多采用數(shù)字調(diào)制方法實現(xiàn)信息的組合和傳輸，數(shù)字調(diào)制的方法是將幅度調(diào)制和相位調(diào)制整合到一個多電平的組織架構(gòu)中，用來表示一個數(shù)據(jù)流的數(shù)據(jù)信息。對于發(fā)射機或者放大器輸出功率的測試，僅僅根據(jù)脈沖調(diào)制深度和脈沖調(diào)制指數(shù)計算的方法已經(jīng)不能適用，最準確的方法是對輸出脈沖功率進行長時間的統(tǒng)計測量，并對測量結(jié)果進行記錄和分析。

CCDF（補-累積分布函數(shù)圖）是最常用的統(tǒng)計測量手段，CCDF表示特定樣本中功率電平大于或等于某個特定值的采樣點在整個樣本中所占的百分比，通過CCDF統(tǒng)計圖，可以方便的統(tǒng)計得到各個功率點出現(xiàn)的概率，從而從整體上評估發(fā)射機或者放大器的總體性能。

1 電路設計

峰值功率計采用寬帶二極管檢波方式，實現(xiàn)了對復雜脈沖調(diào)制信號的功率檢波，檢波后的脈沖包絡信號真是的反應了復雜脈沖調(diào)制信號的幅度參數(shù)和時間參數(shù)。本文設計的統(tǒng)計測量電路，以10Ms/s的固定速率采樣，并對采樣ADC無遺漏的進行計算和統(tǒng)計，從而準確統(tǒng)計出各個功率點出現(xiàn)的概率。

如圖1所示為高速無縫捕獲測量電路。整個測量電路主要包括檢波及前端處理電路、A/D轉(zhuǎn)換電路、FPGA、DSP和CPU等單元。

N1為檢波及前端處理電路，其功能是采用二極管檢波方式將復雜脈沖調(diào)制信號檢波出脈沖包絡信號，并對脈沖包絡進行低通濾波和對數(shù)放大處理，使得在-40dBm～+20dBm的脈沖調(diào)制信號的脈沖包絡在A/D轉(zhuǎn)換器的模擬輸入范圍之內(nèi)。經(jīng)過放大和濾波后的脈沖包絡信號送至14位A/D轉(zhuǎn)換器進行A/D轉(zhuǎn)換，本文采用的A/D轉(zhuǎn)換器以100Ms/s的固定速率進行采樣，采樣ADC以并行總線方式送至FPGA。

由于DSP處理器是串行處理器件，考慮到DSP的處理速度，需要將處理速度進一步降速處理，在FPGA內(nèi)部設計1：10數(shù)據(jù)抽取單元，將采樣速率降低到10Ms/s，10Ms/s的抽取時鐘和100Ms/s的采樣時鐘為共時基，保證數(shù)據(jù)抽取的同步。為了減小DSP的負擔，將功率測量的頻響補償在FPGA內(nèi)部完成。DSP首先將頻響數(shù)據(jù)寫入到頻響數(shù)據(jù)寄存器中，然后通過N8——乘法器，與每一個ADC進行乘法運算。補償后的ADC數(shù)據(jù)在信號CTL的控制下，分時寫入N9——FIFO1、N10——FIFO2。

N9、N10是位數(shù)為14位、深度為1024的FIFO（先入先出）存儲器。讀寫控制單元（N11）產(chǎn)生操作2片F(xiàn)IFO的控制信號，CTL作為FIFO1的使能信號，控制FIFO1的數(shù)據(jù)寫入和讀出;CTL經(jīng)過反相器后，作為FIFO2的使能信號，控制FIFO2的數(shù)據(jù)寫入和讀出。

如圖2所示為兩片F(xiàn)IFO實現(xiàn)無縫捕獲統(tǒng)計采樣的時序圖，具體操作時序如下：

（1）在CTL為高電平時，10Ms/s的時鐘將頻響補償過的ADC數(shù)據(jù)持續(xù)寫入FIFO1中，一次操作固定寫入1000個ADC數(shù)據(jù);在CTL為高電平的同時，DSP通過EDMA（增強型存儲器直接存取）接口，將FIFO2中寫入的數(shù)據(jù)讀取到DSP內(nèi)部RAM中。

（2）當CTL變?yōu)榈碗娖胶?，?001個數(shù)據(jù)無縫隙的寫入到FIFO2中，一次操作也是固定寫入1000個ADC數(shù)據(jù);在CTL為低電平同事，DSP通過EDMA接口，將FIFO1中寫入的數(shù)據(jù)讀取到DSP內(nèi)部RAM中。

采用2片F(xiàn)IFO循環(huán)寫入和讀取的方式，只要保證“讀FIFO、DSP計算、傳輸至CPU”總的時間小于1000個ADC存儲時間，則可以保證統(tǒng)計過程中不會丟失任何一個ADC。

2 DSP高效處理

為保證DSP從FIFO中讀取數(shù)據(jù)速率足夠快，采用了DSP專用EDMA（增強型存儲器直接存?。┙涌?，EDMA讀取速率為210Ms/s，在5us時間內(nèi)將1000個ADC數(shù)據(jù)讀取到DSP內(nèi)部，可保證在下一次ADC數(shù)據(jù)寫入FIFO之前，將FIFO讀空，不丟失任何數(shù)據(jù)。

而將結(jié)果從DSP傳到CPU，采用的是DSP的EDMA接口和CPU的PCIe接口，速率同樣達到210MHz，可在5us時間內(nèi)將1000個計算結(jié)果從DSP傳送至CPU。CPU僅僅是完成測量結(jié)果的顯示，無需實時響應。

1000個ADC采樣時間為100us，而數(shù)據(jù)讀取時間占用了10us，留給DSP的計算時間僅為90us。DSP需要將ADC轉(zhuǎn)換為功率值mW或者dBm，相對于復雜的乘除、取對數(shù)運算，查表算法的速度更快。CCDF功能核心是統(tǒng)計各個功率點相對于所有采樣點出現(xiàn)的概率。如圖1所示，在DSP內(nèi)部設有2個表格，N13——ADC統(tǒng)計表格，N15——ADC-功率轉(zhuǎn)換表格。N13是以ADC為索引，構(gòu)建一個ADC出現(xiàn)概率的表格。例如本文A/D轉(zhuǎn)換器為14位，則表格長度為16384。在統(tǒng)計測量過程中，如果某一ADC值出現(xiàn)一次，就將索引為ADC的表格中數(shù)據(jù)加1。例如，從開始統(tǒng)計測量后，ADC值為1000的數(shù)據(jù)出現(xiàn)了100次，則N13中第1000表格中存儲的數(shù)據(jù)為100。N14——ADC數(shù)量統(tǒng)計寄存器存儲總共捕獲的ADC數(shù)據(jù)，每得到一個ADC值，N14寄存器的值將+1。將N13表格中值除以N14寄存器的值，就是每個ADC出現(xiàn)的概率。

ADC轉(zhuǎn)換為功率數(shù)據(jù)是通過N15——ADC-功率轉(zhuǎn)換表格完成的。N15是通過功率校準，以ADC為索引，建立ADC與功率值之間對應的表格。ADC數(shù)據(jù)在N15中查表轉(zhuǎn)換為功率數(shù)據(jù)。

根據(jù)統(tǒng)計的ADC值，DSP可以統(tǒng)計得到復雜脈沖調(diào)制信號的峰值功率、平均功率以及每個功率點出現(xiàn)的概率。

3 結(jié)論

本文設計的N13——ADC統(tǒng)計表格的位數(shù)是48位。當某一個ADC值統(tǒng)計出現(xiàn)的次數(shù)超過248次，則會出現(xiàn)統(tǒng)計錯誤，最差的情況是一個ADC值連續(xù)出現(xiàn)248次，而其他ADC值不出現(xiàn)，這樣統(tǒng)計時間為248×100ns≈7818h，約為325天，基本能夠滿足對發(fā)射機或者放大器進行長時間的試驗或者檢測分析。

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