李強　李金山

【摘 要】本文介紹了復雜脈沖調制序列測量的原理及設計思想，分析了觸發(fā)屏蔽系統(tǒng)的實現(xiàn)方法，并成功應用于某型號峰值功率分析儀中。結果表明，觸發(fā)屏蔽系統(tǒng)可以實現(xiàn)復雜脈沖調制序列的穩(wěn)定測量。

【關鍵詞】脈沖調制序列;觸發(fā)屏蔽;觸發(fā)信號

中圖分類號： TN24;TN791文獻標識碼： A 文章編號： 2095-2457（2019）22-0054-002

DOI：10.19694/j.cnki.issn2095-2457.2019.22.023

0 引言

目前，峰值功率分析儀可以對周期性脈沖調制信號進行二極管檢波得到脈沖包絡，通過隨機取樣實現(xiàn)信號波形的穩(wěn)定顯示[1]。而雷達、遙感追蹤、核磁共振成像和無線通信應用如TDMA、GSM等復雜調制信號如圖1所示，脈沖序列在時域上是不規(guī)則分布的。由于脈沖序列的非周期性，峰值功率分析儀無法穩(wěn)定觸發(fā)這種類型的脈沖信號。

1 觸發(fā)屏蔽系統(tǒng)

1.1 觸發(fā)屏蔽系統(tǒng)原理

對于圖1所示復雜脈沖調制序列，在較長時間內是重復的周期信號，但在短時間內則不是。峰值功率分析儀可以在脈沖上升沿觸發(fā)，但脈沖序列在一個周期內有3個觸發(fā)點，觸發(fā)脈沖是隨機的，因此實際測量中會出現(xiàn)測量波形混疊現(xiàn)象[2]。為解決這個問題，本文采用了觸發(fā)屏蔽系統(tǒng)，即在每次觸發(fā)之后加入一定時間間隔，在這段時間內禁止觸發(fā)，使得每次觸發(fā)總是從相同脈沖邊沿開始，從而得到穩(wěn)定的波形顯示。同時完成時間延遲觸發(fā)和事件延遲觸發(fā)功能，實現(xiàn)脈沖序列中任意脈沖邊沿作為觸發(fā)沿，完成快時基下任意脈沖邊沿的細節(jié)測量。

圖2是具有觸發(fā)屏蔽功能的峰值功率分析儀原理框圖，觸發(fā)屏蔽功能在FPGA內部實現(xiàn)。微波毫米波脈沖調制信號經峰值探頭檢波和對數放大后進入峰值功率分析儀主機的前置放大器，信號經前置放大后，進入后置放大器。探頭輸入信號經前置放大器和后置放大器調整為合適電平，進入ADC，在時基控制單元采樣時鐘下將信號轉換為n位并行數字信號。

經前置放大器的信號同樣輸入到觸發(fā)單元，與觸發(fā)電平比較產生觸發(fā)信號（TRIG），觸發(fā)信號輸入到時基控制單元，此時CPU產生采樣開始信號使能時基控制單元。時基控制單元接收使能信號后，發(fā)送采樣時鐘信號到ADC響應觸發(fā)信號。同時，采樣時鐘使用時基控制單元的地址計數器來計數，n位并行數字信號在采樣時鐘下存入存儲器，存儲地址由地址計數器產生。當地址計數器計數到預置值時，時基控制單元產生采集完成信號到CPU，CPU將需要的波形數據從存儲器讀出并處理后到顯示。然后CPU再次發(fā)送采樣開始信號給時基控制單元開始新一輪的數據采集過程。

觸發(fā)信號（TRIG）同時輸入到觸發(fā)屏蔽單元，觸發(fā)屏蔽電路產生觸發(fā)屏蔽信號，響應觸發(fā)信號上升沿。觸發(fā)屏蔽信號期間禁止其他觸發(fā)，這段時間內觸發(fā)屏蔽信號一直為高。為高的時間間隔是由CPU控制實現(xiàn)，觸發(fā)屏蔽單元可以通過調整觸發(fā)屏蔽信號的時間間隔提供同一觸發(fā)脈沖沿到時基控制單元。存儲器在每一個采集周期的同一個點開始數據采集，因此，重復波形可在顯示屏幕上穩(wěn)定顯示。

1.2 觸發(fā)屏蔽功能的實現(xiàn)

圖3是圖2中的觸發(fā)屏蔽單元，在FPGA內部實現(xiàn)。觸發(fā)屏蔽計數模塊輸入端包括門信號GATE和觸發(fā)屏蔽計數器HOLDOFF_CNT，由CPU提供，時鐘信號CLOCK由外部晶振輸入至FPGA倍頻產生，觸發(fā)屏蔽信號HOLDOFF_TRIG為D觸發(fā)器輸出。觸發(fā)屏蔽計數模塊輸出TRIG_CLR輸入到D觸發(fā)器的D端，同時連接至非門輸入端。D觸發(fā)器時鐘輸入端連接時鐘信號CLOCK，輸出Q端和非門輸出端均連接與門輸入端相與，與門輸出端連接非門輸入端，與門輸出端連接到D觸發(fā)器的CLRN輸入端，D觸發(fā)器的D輸入端和PRN輸入端接高，時鐘輸入端連接TRIG，輸出端為觸發(fā)屏蔽信號HOLDOFF_TRIG，并連接到觸發(fā)屏蔽計數模塊輸入端。

觸發(fā)屏蔽信號HOLDOFF_TRIG進入時間延遲觸發(fā)模塊和事件延遲觸發(fā)模塊的輸入端，時間延遲觸發(fā)模塊的輸入端還包括時間延遲門信號TIME_GATE和時間延遲計數器TIME_CNT，由CPU提供，時間延遲觸發(fā)模塊輸出時間延遲觸發(fā)信號TIME_TRIG。事件延遲觸發(fā)模塊的輸入端還包括事件延遲門信號EVENT_GATE和事件延遲計數器EVENT_CNT，由CPU提供，事件延遲觸發(fā)模塊輸出事件延遲觸發(fā)信號EVENT_TRIG。時間延遲觸發(fā)信號TIME_TRIG、事件延遲觸發(fā)信號EVENT_TRIG和觸發(fā)屏蔽信號HOLDOFF_TRIG輸入到選通開關，輸出系統(tǒng)觸發(fā)信號SYS_TRIG。

圖4是圖3中主要信號時序關系圖。輸入到觸發(fā)屏蔽計數模塊的門信號GATE拉低時，在觸發(fā)屏蔽信號HOLDOFF_TRIG的上升沿開始計數，觸發(fā)屏蔽計數器的輸出TRIG_CLR拉高，當計數到預置值時，TRIG_CLR拉低。D觸發(fā)器的輸出與TRIG_CLR經過非門和與門的組合后產生HOLDOFF_CLR信號，該信號在TRIG_CLR信號拉低時變?yōu)榈碗娖讲⒕S持一個時鐘周期后變高，然后輸入到D觸發(fā)器的CLRN輸入端。當TRIG_CLR為低電平時，D觸發(fā)器的輸出端HOLDOFF_TRIG為低電平，當TRIG_CLR為高時，使能D觸發(fā)器，在此期間檢測TRIG上升沿后HOLDOFF_TRIG拉高，當TRIG_CLR再次拉低時，HOLDOFF_TRIG變低。因此觸發(fā)信號TRIG為虛線的脈沖被屏蔽，HOLDOFF_TRIG僅捕獲觸發(fā)信號TRIG的第一個脈沖上升沿。

當輸入到時間延遲觸發(fā)模塊的門信號TIME_GATE拉低時，在觸發(fā)屏蔽信號HOLDOFF_TRIG的上升沿開始對延遲時間計數，計數完成后時間延遲觸發(fā)信號TIME_TRIG拉低，并在之后觸發(fā)信號TRIG的第一個上升沿，將時間延遲觸發(fā)信號TIME_TRIG拉高，然后繼續(xù)檢測觸發(fā)屏蔽信號HOLDOFF_TRIG的上升沿，這樣可以得到任意延遲時間后的脈沖信號。

當輸入到事件延遲觸發(fā)模塊的門信號EVENT_GATE拉低時，在觸發(fā)屏蔽信號HOLDOFF_TRIG的上升沿開始對延遲事件個數（觸發(fā)信號TRIG上升沿）計數，計數完成后事件延遲觸發(fā)信號EVENT_TRIG拉低，并在之后觸發(fā)信號TRIG的第一個上升沿，將事件延遲觸發(fā)信號EVENT_TRIG拉高，然后繼續(xù)檢測觸發(fā)屏蔽信號HOLDOFF_TRIG的上升沿，這樣可以得到任意延遲事件后的脈沖信號。

2 結束語

通過設置合適的觸發(fā)屏蔽時間，可以實現(xiàn)復雜脈沖調制序列的穩(wěn)定測量，另外，通過事件延遲和時間延遲的設置，可以選擇脈沖序列中的特定信號進行觸發(fā)，并通過時基的設置，觀測當前波形的上升時間等細節(jié)信息。

【參考文獻】

[1]李金山，呂大偉.隨機取樣在峰值功率分析儀中的應用[J].國外電子測量技術，2008，27（3）：62-64.

[2]孫萬榮.數據采集系統(tǒng)中觸發(fā)采集控制電路的設計[J]. 電子技術應用，1997，7（4）：31-35.