袁小軍 張李超 張楠

摘? 要： 為了提高系統(tǒng)的兼容性、可移植性以及設(shè)備的網(wǎng)絡(luò)化管理，提出并設(shè)計(jì)了一種基于FPGA的以太網(wǎng)激光振鏡控制器?？刂破鞑捎肍PGA作為主控芯片，利用FPGA并行執(zhí)行的特性實(shí)現(xiàn)了對(duì)XY2?100協(xié)議的精確驅(qū)動(dòng)，解決了在MCU的實(shí)現(xiàn)方案中，占用系統(tǒng)資源高和四路輸出信號(hào)存在延時(shí)等問(wèn)題。同時(shí)基于FPGA設(shè)計(jì)并開(kāi)發(fā)了UDP模塊和SDRAM模塊用于數(shù)據(jù)的收發(fā)與緩存，以保證控制器穩(wěn)定持續(xù)地輸出控制信號(hào)。經(jīng)測(cè)試結(jié)果表明：控制器能夠精確控制振鏡的轉(zhuǎn)角，并且可以靈活支持異構(gòu)的上位機(jī)環(huán)境，解決了傳統(tǒng)基于PCI接口進(jìn)行數(shù)據(jù)傳輸?shù)恼耒R控制卡在硬件與軟件兼容性上存在的問(wèn)題，提高了上位機(jī)應(yīng)用程序的可移植性。

關(guān)鍵詞： 激光振鏡控制器; FPGA; 協(xié)議驅(qū)動(dòng); UDP模塊設(shè)計(jì); SDRAM模塊設(shè)計(jì); 信號(hào)延時(shí)

中圖分類號(hào)： TN249?34; TP23? ? ? ? ? ? ? ? ? ? ?文獻(xiàn)標(biāo)識(shí)碼： A? ? ? ? ? ? ? ? ? ? ?文章編號(hào)： 1004?373X（2019）16?0159?05

在3D打印領(lǐng)域，振鏡控制方案基本都采用德國(guó)ScanLab的RTC控制板卡，該控制板卡雖然功能強(qiáng)大，但同時(shí)價(jià)格也很昂貴。而且其使用傳統(tǒng)的PCI接口來(lái)進(jìn)行數(shù)據(jù)傳輸，一般情況下只在PC機(jī)上使用，因此就上位機(jī)硬件的兼容性而言，RTC控制板卡存在明顯的局限性。此外ScanLab只提供Windows平臺(tái)下的驅(qū)動(dòng)程序，所以決定了基于RTC控制板卡開(kāi)發(fā)的應(yīng)用程序的不可移植性[1]?，F(xiàn)階段XY2?100協(xié)議的實(shí)現(xiàn)方案中，廖平等提出基于STM32定時(shí)器中斷并通過(guò)I/O口模擬的方案系統(tǒng)，系統(tǒng)將以4 MHz的頻率不斷響應(yīng)定時(shí)器中斷，導(dǎo)致占用系統(tǒng)過(guò)多資源，無(wú)法有效處理控制模塊[2]。王文毅等提出基于DSP的I/O模擬方案，從給出的示波器輸出圖來(lái)看，其實(shí)現(xiàn)的XY2?100協(xié)議的頻率并未達(dá)到2 MHz，故使得振鏡掃描頻率降低[3]。

在本控制器中采用以太網(wǎng)實(shí)現(xiàn)與上位機(jī)的數(shù)據(jù)傳輸，極大地增強(qiáng)了系統(tǒng)的可擴(kuò)展性，對(duì)于上位機(jī)而言，它可以是支持以太網(wǎng)的任意操作系統(tǒng)與硬件設(shè)備，且通過(guò)網(wǎng)絡(luò)組播的方式能實(shí)現(xiàn)一臺(tái)上位機(jī)設(shè)備控制多個(gè)控制器，從而進(jìn)一步降低系統(tǒng)整體成本。對(duì)于上位機(jī)應(yīng)用程序，基于QT框架下的GUI程序也將獲得源代碼級(jí)的可移植性。此外在大規(guī)模工廠以及物聯(lián)網(wǎng)的環(huán)境下，基于以太網(wǎng)的控制器將有利于設(shè)備的網(wǎng)絡(luò)化、集群化管理。

基于FPGA的XY2?100模塊采用硬件描述語(yǔ)言設(shè)計(jì)，利用其并行執(zhí)行的特性，不僅使得協(xié)議的驅(qū)動(dòng)更加高效和精確，而且模塊化的設(shè)計(jì)也帶來(lái)更好的移植性。

1? 控制器系統(tǒng)總體設(shè)計(jì)

控制器與上層數(shù)據(jù)提供者組成上下位機(jī)的系統(tǒng)結(jié)構(gòu)?？刂破髦饕║DP模塊、脈沖信號(hào)同步模塊、應(yīng)用層數(shù)據(jù)處理模塊、SDRAM模塊、XY2?100模塊以及數(shù)據(jù)請(qǐng)求模塊。其中，UDP模塊提供了整個(gè)系統(tǒng)的數(shù)據(jù)傳輸保證，內(nèi)部由以太網(wǎng)數(shù)據(jù)接收模塊、以太網(wǎng)數(shù)據(jù)發(fā)送模塊、CRC32檢驗(yàn)?zāi)K組成;脈沖信號(hào)同步模塊提供了在不同時(shí)鐘域下的信號(hào)同步服務(wù);SDRAM模塊作為系統(tǒng)的數(shù)據(jù)緩存，防止當(dāng)前網(wǎng)絡(luò)出現(xiàn)較大的延時(shí)或丟包時(shí)導(dǎo)致數(shù)據(jù)中斷的情況;XY2?100模塊主要對(duì)XY2?100協(xié)議進(jìn)行了實(shí)現(xiàn)，并行輸出4路差分信號(hào)，保證了輸出信號(hào)的準(zhǔn)確性和穩(wěn)定性。數(shù)據(jù)請(qǐng)求模塊不斷地檢測(cè)系統(tǒng)當(dāng)前剩余的數(shù)據(jù)容量，在一定條件下向上位機(jī)請(qǐng)求數(shù)據(jù)以及使能XY2?100模塊的輸出。控制器系統(tǒng)整體結(jié)構(gòu)框圖如圖1所示。

2? 硬件方案與開(kāi)發(fā)環(huán)境

控制器主要通過(guò)FPGA控制器、PHY芯片以及SDRAM來(lái)實(shí)現(xiàn)與上位機(jī)的數(shù)據(jù)傳輸、緩存以及相關(guān)硬件模塊的設(shè)計(jì)。

硬件方案如下：Altera公司Cyclone IV系列EP4CE10F17C8作為硬件電路的FPGA控制器，該芯片是極具功耗和性價(jià)比優(yōu)勢(shì)，擁有10 320個(gè)邏輯單元、414 Kbit的嵌入式存儲(chǔ)資源;選用Realtek公司的RTL8201CP 作為PHY芯片，并采用MII接口和PHY芯片進(jìn)行數(shù)據(jù)通信，最大支持100 Mb/s的通信速率;選用容量為256 Mbit的SDRAM芯片W9825G6KH?6用作數(shù)據(jù)緩存。 控制器的各個(gè)硬件模塊基于Altera的可編程邏輯設(shè)計(jì)環(huán)境Quartus II 13.1并使用Verilog硬件描述語(yǔ)言開(kāi)發(fā)。

3? UDP模塊

3.1? UDP簡(jiǎn)介

UDP協(xié)議位于TCP/IP協(xié)議棧的傳輸層，相對(duì)于面向連接的可靠TCP服務(wù)，UDP是面向數(shù)據(jù)報(bào)的不可靠傳輸協(xié)議。但正因?yàn)閁DP沒(méi)有建立連接、斷開(kāi)連接、確認(rèn)重傳以及擁塞控制，因而UDP的實(shí)時(shí)性更強(qiáng)，具有較高的傳輸效率而且對(duì)系統(tǒng)造成的負(fù)載低[4]。在振鏡控制中，傳輸?shù)膶?shí)時(shí)性極其重要，如果不能滿足特性的實(shí)時(shí)性要求，那么在加工過(guò)程中將會(huì)出現(xiàn)加工卡頓的情況。而UDP提供的高效、低延遲的服務(wù)就能夠滿足加工中的實(shí)時(shí)性要求。

3.2? UDP的收包處理

針對(duì)UDP數(shù)據(jù)包的接收，因其是一個(gè)流程化的處理過(guò)程，所以在FPGA下能夠很容易用狀態(tài)機(jī)的方式來(lái)實(shí)現(xiàn)。因發(fā)送只是接收的逆過(guò)程，故在此只介紹UDP收包過(guò)程。其中以太網(wǎng)包數(shù)據(jù)格式如圖2所示。

首先，接收前導(dǎo)碼，如果接收到8d55則表示開(kāi)始接收一個(gè)UDP數(shù)據(jù)報(bào)，并依次接收MAC地址、IP地址并判斷是否與請(qǐng)求的MAC地址和IP地址一致以及使能CRC32校驗(yàn);然后，接收UDP首部，得到需要接收的真實(shí)數(shù)據(jù)大小，再按照32位的數(shù)據(jù)格式傳輸至接收緩沖區(qū)當(dāng)中。當(dāng)全部的數(shù)據(jù)傳輸完成后再判斷CRC32的校驗(yàn)結(jié)果是否一致[5]。需要注意的是，在中間的狀態(tài)，如前導(dǎo)碼錯(cuò)誤、MAC地址錯(cuò)誤以及IP地址錯(cuò)誤時(shí)，應(yīng)該是跳轉(zhuǎn)到RECV_END狀態(tài)而不是跳轉(zhuǎn)到IDLE狀態(tài)。因?yàn)橹虚g狀態(tài)在解析數(shù)據(jù)出錯(cuò)時(shí)，UDP數(shù)據(jù)報(bào)的接收還沒(méi)有結(jié)束，如果此時(shí)跳轉(zhuǎn)到IDLE狀態(tài)會(huì)誤把有效數(shù)據(jù)當(dāng)成前導(dǎo)碼來(lái)解析，所以一旦出錯(cuò)就將狀態(tài)跳轉(zhuǎn)到RECV_END狀態(tài)并等待該數(shù)據(jù)報(bào)傳輸?shù)慕Y(jié)束。圖3為UDP接收模塊狀態(tài)跳轉(zhuǎn)圖，在上述過(guò)程中，如果所有步驟都無(wú)誤，控制器將發(fā)送確認(rèn)報(bào)文告知上位機(jī)發(fā)送成功，否則發(fā)送失敗報(bào)文，上位機(jī)根據(jù)實(shí)際情況選擇是否重發(fā)數(shù)據(jù)報(bào)。

因?yàn)镸II接口的數(shù)據(jù)輸入總線為四位，所以在進(jìn)入狀態(tài)機(jī)的判斷之前必須先將兩個(gè)四位數(shù)據(jù)組裝成一個(gè)完整的字節(jié)。圖4為UDP數(shù)據(jù)接收過(guò)程中SignalTap抓取的波形圖，表示當(dāng)上位機(jī)發(fā)送4 B字符串1212時(shí)，UDP模塊接收到的數(shù)據(jù)。其中，eth_rx_valid表示以太網(wǎng)數(shù)據(jù)輸入有效信號(hào);eth_rx_data表示MII的四位數(shù)據(jù)總線;rx_fs_en表示四位轉(zhuǎn)八位完成信號(hào);rx_data表示轉(zhuǎn)換完成的8位數(shù)據(jù);ren_en表示緩沖區(qū)寫(xiě)使能脈沖信號(hào)，將組裝好的32位數(shù)據(jù)緩存到緩沖區(qū)中。

3.3? CRC32校驗(yàn)

CRC校驗(yàn)用于對(duì)以太網(wǎng)數(shù)據(jù)進(jìn)行檢驗(yàn)，以確保數(shù)據(jù)的正確性。需要注意的是CRC校驗(yàn)的數(shù)據(jù)不包括前導(dǎo)碼和幀起始界定符。在FPGA中，相比傳統(tǒng)的串行CRC校驗(yàn)，為了提高校驗(yàn)速度，采用并行CRC校驗(yàn)，對(duì)數(shù)據(jù)每次一個(gè)字節(jié)8位并行輸入進(jìn)行校驗(yàn)[6]。CRC32校驗(yàn)在FPGA實(shí)現(xiàn)的原理是LFSR（Linear Feedback Shift Register），其思想是各個(gè)寄存器儲(chǔ)存上一次CRC32運(yùn)算的結(jié)果，寄存器的輸出即為CRC32的值。CRC32生成的多項(xiàng)式為：

[G（X）=X32+X26+X23+X22+X16+X12+X11+? ? ? ? ? ? ? ?X10+X8+X7+X5+X4+X2+X1+1]

4? SDRAM數(shù)據(jù)緩沖模塊

為了能夠保證在加工過(guò)程中XY2?100的輸入數(shù)據(jù)不中斷，必須為系統(tǒng)增加數(shù)據(jù)緩沖區(qū)，因?yàn)镋P4CE10F17C8 FPGA芯片只有414 Kbit嵌入式RAM塊，故無(wú)法滿足設(shè)計(jì)的要求。又因?yàn)镾DRAM具有空間存儲(chǔ)量大、讀寫(xiě)速度快、價(jià)格便宜等特點(diǎn)，在本控制器中添加SDRAM芯片作為數(shù)據(jù)緩存[7]。由于驅(qū)動(dòng)SDRAM的時(shí)序電路較為復(fù)雜，在此就不展開(kāi)。另外為了方便對(duì)SDRAM的讀寫(xiě)，本控制器在封裝時(shí)將SDRAM的讀寫(xiě)操作封裝為FIFO的形式[8]。SDRAM驅(qū)動(dòng)框架如圖5所示，其中讀FIFO和寫(xiě)FIFO都是由FPGA 的FIFO IP核生成。因?yàn)榭紤]到在不同網(wǎng)絡(luò)環(huán)境緩沖區(qū)的大小應(yīng)該不同并且不可能一次性將所有的加工數(shù)據(jù)存入緩沖區(qū)中。另外根據(jù)XY2?100協(xié)議，實(shí)際上數(shù)據(jù)更新的頻率為100 kHz，綜合分析后將緩沖區(qū)的大小設(shè)置為1 MB，這樣即使上位機(jī)網(wǎng)絡(luò)2.5 s內(nèi)無(wú)法響應(yīng)數(shù)據(jù)也能夠保證加工不會(huì)被中斷。

5? 數(shù)據(jù)請(qǐng)求與XY2?100模塊

5.1? XY2?100模塊

在數(shù)字振鏡的運(yùn)動(dòng)控制中，XY2?100協(xié)議已經(jīng)成為了行業(yè)里的默認(rèn)標(biāo)準(zhǔn)。XY2?100協(xié)議由四路差分信號(hào)組成，包括：時(shí)鐘信號(hào)（SENDCK）、同步信號(hào)（SYNC）、CHANNELX（X偏轉(zhuǎn)鏡數(shù)據(jù)）、CHANNELY（Y偏轉(zhuǎn)鏡數(shù)據(jù)）。其中，時(shí)鐘信號(hào)為2 MHz，當(dāng)處于上升沿時(shí)，數(shù)據(jù)位被寫(xiě)入，當(dāng)處于下降沿時(shí)數(shù)據(jù)位被振鏡反射系統(tǒng)采樣。經(jīng)試驗(yàn)表明，當(dāng)時(shí)鐘頻率小于2 MHz時(shí)，振鏡也是能夠正常工作的。只不過(guò)振鏡單位時(shí)間內(nèi)能夠偏轉(zhuǎn)的次數(shù)將降低，同時(shí)當(dāng)上位機(jī)需要使用振鏡掃描跳轉(zhuǎn)延時(shí)功能時(shí)，延時(shí)的精度也會(huì)降低。協(xié)議的時(shí)序圖如圖6所示，當(dāng)同步信號(hào)處于上升沿時(shí)，第一個(gè)數(shù)據(jù)位被發(fā)送。當(dāng)同步信號(hào)處于下降沿時(shí)，最后一位奇偶校驗(yàn)位被發(fā)送。數(shù)據(jù)通道的20位數(shù)據(jù)中，前三位為控制頭，一般默認(rèn)為001，最后一位為偶校驗(yàn)位，中間的16位數(shù)據(jù)位為最終應(yīng)用在振鏡轉(zhuǎn)動(dòng)軸上的坐標(biāo)數(shù)據(jù)[9]。

XY2?100模塊原理圖見(jiàn)圖7，模塊有4個(gè)輸入信號(hào)，分別是2 MHz的時(shí)鐘、復(fù)位信號(hào)、輸出使能信號(hào)以及32位加工數(shù)據(jù)。其中，32位加工數(shù)據(jù)中，高16位為CHANNEL_X的坐標(biāo)數(shù)據(jù)，低16位為CHANNEL_Y的坐標(biāo)數(shù)據(jù)。5個(gè)輸出信號(hào)分別是RD_REQ數(shù)據(jù)請(qǐng)求脈沖信號(hào)和四路XY2?100協(xié)議的驅(qū)動(dòng)信號(hào)。其中RD_REQ在SYNC信號(hào)拉高時(shí)拉高并在下一個(gè)時(shí)鐘周期拉低。協(xié)議的實(shí)現(xiàn)在一個(gè)時(shí)序邏輯中完成，因?yàn)閰f(xié)議的一個(gè)控制周期由20個(gè)時(shí)鐘周期組成，故模塊使用一個(gè)8位的計(jì)數(shù)器控制CASE語(yǔ)句的分支跳轉(zhuǎn)，依次進(jìn)行協(xié)議控制頭輸出，數(shù)據(jù)部分按位輸出以及校驗(yàn)位的計(jì)算與輸出。

5.2? 數(shù)據(jù)請(qǐng)求模塊

控制器的數(shù)據(jù)請(qǐng)求模塊也由狀態(tài)機(jī)實(shí)現(xiàn)，其中狀態(tài)跳轉(zhuǎn)圖如圖8所示。

初始狀態(tài)處在IDLE狀態(tài)，當(dāng)由上位機(jī)發(fā)送加工使能時(shí)跳轉(zhuǎn)到EMPTY狀態(tài)。因?yàn)樵O(shè)置的緩沖區(qū)大小為1 MB，所以當(dāng)處于EMPTY時(shí)就立馬向上位機(jī)請(qǐng)求緩沖區(qū)大小，即1 MB的數(shù)據(jù)量。對(duì)于上位機(jī)而言，如果所需加工的數(shù)據(jù)小于1 MB，那么剩下的數(shù)據(jù)就由加工數(shù)據(jù)中最后一個(gè)坐標(biāo)點(diǎn)來(lái)進(jìn)行填充，這樣就可以使得振鏡能夠停在最后一個(gè)加工點(diǎn)。當(dāng)緩沖區(qū)被填滿時(shí)，在下一個(gè)時(shí)鐘周期進(jìn)入ST_FULL狀態(tài)，并且將輸出使能置1。

隨著緩沖區(qū)內(nèi)的數(shù)據(jù)以100 kHz的速率被消耗，緩沖區(qū)中的數(shù)據(jù)將會(huì)小于512 KB，那么此時(shí)該模塊將向上位機(jī)請(qǐng)求512 KB的數(shù)據(jù)量并在下一個(gè)時(shí)鐘周期進(jìn)入HALF_FULL狀態(tài)。此時(shí)緩沖區(qū)中的數(shù)據(jù)不僅在不斷地被XY2?100模塊消耗，而且也在不斷的被UDP模塊寫(xiě)入數(shù)據(jù)，并且寫(xiě)入速度遠(yuǎn)大于消耗速度，所以當(dāng)全部收到512 KB數(shù)據(jù)后將再次進(jìn)入FULL狀態(tài)。如果已經(jīng)加工完成了，那么上位機(jī)將不會(huì)發(fā)送數(shù)據(jù)，同時(shí)會(huì)將加工使能置0，那么當(dāng)緩沖區(qū)為空時(shí)，HALF_FULL狀態(tài)將進(jìn)入IDLE狀態(tài)，整個(gè)狀態(tài)循環(huán)回到起始點(diǎn)并等待下一次加工使能[10?11]。

5.3? 脈沖信號(hào)同步模塊

因?yàn)樵诓煌臅r(shí)鐘域下，如果直接將不同頻率下的信號(hào)直接連接在一起，那么就有可能出現(xiàn)亞穩(wěn)態(tài)，即a頻率模塊下的信號(hào)可能不會(huì)被b頻率模塊正確地采集到。所以在這種情況下，就需要將一種頻率下的脈沖信號(hào)轉(zhuǎn)換為另一個(gè)頻率下的脈沖信號(hào)，即脈沖信號(hào)的同步[12?13]。在本控制器中，UDP模塊的接收數(shù)據(jù)使能脈沖信號(hào)、數(shù)據(jù)請(qǐng)求模塊的數(shù)據(jù)請(qǐng)求脈沖信號(hào)、XY2?100模塊的讀數(shù)據(jù)脈沖信號(hào)都需要經(jīng)過(guò)脈沖信號(hào)同步模塊的處理后才能夠發(fā)送到對(duì)應(yīng)的接收端。圖9為脈沖同步模塊工作原理圖。

圖9中，首先將CLK_A時(shí)鐘下的PULSE_A轉(zhuǎn)換為取反后的電平信號(hào)PULSE_INV_D0，以確保在CLK_B時(shí)鐘下能夠采集到，轉(zhuǎn)換后的電平信號(hào)PULSE_INV_D0在CLK_B時(shí)鐘下進(jìn)行打拍;再對(duì)打拍后的信號(hào)PULSE_INV_D2和PULSE_INV_D3進(jìn)行異或處理;最后就能得到在CLK_B時(shí)鐘下持續(xù)一個(gè)時(shí)鐘周期的脈沖信號(hào)PULSE_B。

6? 實(shí)驗(yàn)驗(yàn)證及分析

圖10表示上位機(jī)發(fā)送兩個(gè)4 B的字符串1212和1213，最終由XY2?100模塊輸出的波形。因?yàn)樽址?，2，3的ASCII碼分別是31，32，33，對(duì)應(yīng)的二進(jìn)制數(shù)為001100001，00110010和00110011，且通道X的數(shù)據(jù)為32位數(shù)據(jù)中的高16位，通道Y的數(shù)據(jù)為低16位，所以最終的波形輸出與輸入數(shù)據(jù)相符。

在其他文獻(xiàn)對(duì)XY2?100的實(shí)現(xiàn)中利用MCU的定時(shí)器中斷通過(guò)I/O口來(lái)模擬，這種方式使得系統(tǒng)一直處于頻繁的響應(yīng)定時(shí)器中斷，不僅極大地占用系統(tǒng)資源，而且因?yàn)镸CU的串行執(zhí)行使得XY2?100四個(gè)輸出信號(hào)的上升沿存在延時(shí)。從圖10中可以得出本控制器能夠精確地同步輸出四路信號(hào)。通過(guò)搭建由振鏡控制器、振鏡SG7210、P20QE脈沖光纖激光器，并采用F?theta透鏡方式聚焦的振鏡測(cè)試平臺(tái)進(jìn)一步對(duì)輸出的準(zhǔn)確性進(jìn)行驗(yàn)證。因?yàn)檎耒RSG7210的最大掃描角度為[±15]°，根據(jù)XY2?100協(xié)議可知，振鏡的掃描頻率為100 kHz，最大的掃描數(shù)值為65 535，故該測(cè)試平臺(tái)下的掃描分辨率能達(dá)到[4.5×10-4]（°）。圖11表示基于上述測(cè)試平臺(tái)在黑紙板上加工得到的簡(jiǎn)單圖形。其中圖形數(shù)據(jù)的準(zhǔn)備、矯正、插補(bǔ)，以及實(shí)際坐標(biāo)與振鏡轉(zhuǎn)角的轉(zhuǎn)換全部由上位機(jī)實(shí)現(xiàn)。

7? 結(jié)? 語(yǔ)

本文設(shè)計(jì)一種基于FPGA的以太網(wǎng)激光振鏡控制器。該控制器以EP4CE10F17C8為控制核心，實(shí)現(xiàn)了XY2?100數(shù)字振鏡控制協(xié)議，使得振鏡的控制精度和穩(wěn)定性都得到提高并能夠進(jìn)行實(shí)際掃描。經(jīng)測(cè)試結(jié)果表明，基于UDP協(xié)議實(shí)現(xiàn)的以太網(wǎng)數(shù)據(jù)傳輸方式極大地改善了上位機(jī)軟硬件的兼容性以及應(yīng)用程序的可移植性。因此該控制器將在3D打印的控制系統(tǒng)中有廣泛應(yīng)用。

參考文獻(xiàn)

[1] 張花信.基于FPGA的三維激光掃描控制系統(tǒng)的設(shè)計(jì)研究[D].西安：西安電子科技大學(xué)，2017.

ZHANG Huaxin. Design and research on the control system of three?dimensional laser scanning based on FPGA [D]. Xian： Xidian University， 2017.

[2] 王文毅，呂勇，陳青山，等.基于XY2?100協(xié)議的振鏡控制轉(zhuǎn)換板的設(shè)計(jì)與實(shí)現(xiàn)[J].自動(dòng)化與儀器儀表，2014（12）：147?148.

WANG Wenyi， L? Yong， CHEN Qingshan， et al. Design and implementation the galvanometer control transfer board based on XY2?100 protocol [J]. Automation and instrumentation， 2014（12）： 147?148.

[3] 廖平，陳永坤.基于STM32的激光打標(biāo)機(jī)控制系統(tǒng)設(shè)計(jì)[J].激光與紅外2016，46（12）：1447?1451.

LIAO Ping， CHEN Yongkun. Design of laser marking control system based on STM32 [J]. Laser & infrared， 2016， 46（12）： 1447?1451.

[4] 謝希仁.計(jì)算機(jī)網(wǎng)絡(luò)[M].4版.北京：電子工業(yè)出版社，2005.

XIE Xiren. Computer network [M]. 4th ed. Beijing： Electronic Industry Press， 2005.

[5] 吳長(zhǎng)瑞，徐建清，蔣景紅.基于FPGA的千兆以太網(wǎng)接口應(yīng)用研究與實(shí)現(xiàn)[J].現(xiàn)代電子技術(shù)，2018，41（9）：1?5.

WU Changrui， XU Jianqing， JIANG Jinghong. Applied research of Gigabit Ethernet interface and its implementation based on FPGA [J]. Modern electronics technique， 2018， 41（9）： 1?5.

[6] 付高原，郭臣，潘進(jìn)勇，等.基于FPGA的UDP點(diǎn)對(duì)點(diǎn)傳輸協(xié)議實(shí)現(xiàn)[J].電子設(shè)計(jì)工程，2017，25（2）：181?184.

FU Gaoyuan， GUO Chen， PAN Jinyong， et al. Implementation of point?to?point transmission based on UDP protocol with FPGA [J]. Electronic design engineering， 2017， 25（2）： 181?184.

[7] 齊佳碩，王洪巖.基于FPGA的SDRAM接口設(shè)計(jì)及實(shí)現(xiàn)[J].電子測(cè)量技術(shù)，2018（19）：141?144.

QI Jiashuo， WANG Hongyan. Design and implementation of the SDRAM interface based on the FPGA [J]. Electronic measurement technology， 2018（19）： 141?144.

[8] 宗凱.基于FPGA的DDR3控制器設(shè)計(jì)[J].電子測(cè)量技術(shù)，2017（1）：118?122.

ZONG Kai. Design of DDR3 controller based on FPGA [J]. Electronic measurement technology， 2017（1）： 118?122.

[9] 王守輝.高精度高速振鏡控制系統(tǒng)設(shè)計(jì)[J].光電技術(shù)應(yīng)用，2015（2）：7?10.

WANG Shouhui. Design of high precision and speed galvanometer control system [J]. Electro?optic technology application， 2015（2）： 7?10.

[10] 閆偉強(qiáng).基于ARM+FPGA的激光打標(biāo)機(jī)控制器設(shè)計(jì)[D].南京：南京理工大學(xué)，2010.

YAN Weiqiang. Design of laser marking machine controller based on ARM + FPGA [D]. Nanjing： Nanjing University of Science and Technology， 2010.

[11] 文世峰.選擇性激光燒結(jié)快速成形中振鏡掃描與控制系統(tǒng)的研究[D].武漢：華中科技大學(xué)，2010.

WEN Shifeng. Study of galvanometric scan and control system in selective laser sintering [D]. Wuhan： Huazhong University of Science and Technology， 2010.

[12] 宋文強(qiáng)，胡毅.FPGA跨時(shí)鐘域信號(hào)同步設(shè)計(jì)方法研究[J].單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2018，18（9）：24?27.

SONG Wenqiang， HU Yi. Signal synchronization design method of cross clock domain in FPGA [J]. Microcontrollers & embedded systems， 2018， 18（9）： 24?27.

[13] 王利祥.FPGA設(shè)計(jì)中跨時(shí)鐘域的問(wèn)題與方法[J].電子技術(shù)與軟件工程，2017（24）：97.

WANG Lixiang. Problems and methods of cross clock domain in FPGA design [J]. Electronic technology & software engineering， 2017（24）： 97.