容浚源　李頌　張遼　周澤坤　羅萍　張波

摘要：這款隔離運(yùn)算放大器分為調(diào)制部分和解調(diào)部分，調(diào)制部分把輸入的模擬信號(hào)PWM調(diào)制為20MHz的方波信號(hào)，通過(guò)ADI公司的icouple@磁耦合模塊傳輸?shù)浇庹{(diào)部分，解調(diào)部分將方波信號(hào)解調(diào)為模擬的電壓信號(hào)。此款運(yùn)放通過(guò)采用高速比較電路、離散采樣網(wǎng)絡(luò)和高精度基準(zhǔn)源等優(yōu)化方案，最終可以實(shí)現(xiàn)在0V～2.5V精確的1：1傳輸，頻率響應(yīng)為3MHz，輸出紋波小于3mV。

關(guān)鍵詞：磁隔離;PWM調(diào)制解調(diào);高速調(diào)制;噪聲消除

0 引言

本團(tuán)隊(duì)設(shè)計(jì)系統(tǒng)：在輸入電壓是0V～2.5V的模擬信號(hào)中，實(shí)現(xiàn)襯底隔離的情況下能夠傳輸增益為1的信號(hào)操作，且相位帶寬大，線(xiàn)性度好，噪聲小，具有較小的溫度系數(shù)，同時(shí)為了使芯片具有更好的帶寬特性，設(shè)計(jì)系統(tǒng)時(shí)將工作頻率提高到20MHz。

本系統(tǒng)主要由以下三部分組成，分別是：

Housekeeping模塊和基準(zhǔn)模塊，產(chǎn)生基準(zhǔn)電壓，供給電流偏置模塊IBIAS分別產(chǎn)生尾電流偏置，作為其他電路的偏置電流，基準(zhǔn)后面接LDO型的分壓電路產(chǎn)生帶驅(qū)動(dòng)能力和抗干擾能力的基準(zhǔn)電壓，用于實(shí)現(xiàn)調(diào)制解調(diào)，還有產(chǎn)生等腰三角紋波RAMP用于比較器。需要注意的是，在隔離運(yùn)放的兩側(cè)分別都需要一個(gè)housekeeping電路。

輸入PWM調(diào)制環(huán)路，如圖1所示，其功能是將輸入電壓VI轉(zhuǎn)化為20MHz的信息以占空比的形式輸出至第三功能模塊;

輸出解調(diào)環(huán)路，如圖0-2所示，用于將頻率為20MHz的占空比信息轉(zhuǎn)化還原為模擬的輸出電壓

1調(diào)制環(huán)路的直流工作點(diǎn)分析

如圖3（a）所示，穩(wěn)定時(shí)刻在忽略周期內(nèi)的紋波時(shí)，運(yùn)放負(fù)端電壓VN應(yīng)鉗位到正端電壓βVREF。接下來(lái)分析VN節(jié)點(diǎn)上的電流變化，在一個(gè)周期內(nèi)D有效的時(shí)間段，開(kāi)關(guān)SWp斷開(kāi)，電流源抽走（（VeEf/ReF）;在一個(gè)周期內(nèi)1-D的時(shí)間段，開(kāi)關(guān)SWp閉合，兩個(gè)電流源疊加作用對(duì)VI節(jié)點(diǎn)充電流aVE//REFo那么在一個(gè)周期內(nèi)電流源對(duì)VI節(jié)點(diǎn)提供的電流為：

對(duì)上式化簡(jiǎn)可得：

為了方便計(jì)算取VREF=1V，并計(jì)算a和β的值。根據(jù)應(yīng)用條件分別代入VN=0V和VN=2.5V，再考慮非理想因素將會(huì)影響占空比的產(chǎn)生和輸出電壓的復(fù)現(xiàn)，避開(kāi)0%和100%占空比的出現(xiàn)，留有10%的余量即DiN=10%和DMAx=90%，化簡(jiǎn)可得：a=1.56，β=1.25。為了方便基準(zhǔn)電壓的產(chǎn)生，取a=1.6，β=1.3，最終輸入VN=0V時(shí)，占空比Dn=9.37%;輸入VN=2.5V時(shí)，占空比Dmax=93.6%。

2調(diào)制環(huán)路的交流穩(wěn)定性分析

分析調(diào)制環(huán)路的交流穩(wěn)定性可以從兩方面入手，一種是從瞬態(tài)響應(yīng)的角度分析，另一種是從環(huán)路增益的角度分析。

從瞬態(tài)響應(yīng)的角度分析，需要VIN的變化速度足夠慢，確保每周期VN和紋波RAMP比較到。環(huán)路結(jié)構(gòu)如圖3（a）所示，在D和1-D的時(shí)間段內(nèi)對(duì)VN節(jié)點(diǎn)充放電電流大小都為alREF，則VNr變化斜率為aIREF/CIN;假設(shè)RAMP為理想鋸齒波，其峰峰值電壓差為Vp，則RAMP斜率為Vp/Tsw=Vpfsw，則二者的斜率必須滿(mǎn)足如下關(guān)系，如圖3（b）所示：

從環(huán)路增益角度分析，如圖0-3（c）所示分析環(huán)路增益有

則環(huán)路增益下降為1時(shí)對(duì)應(yīng)的角頻率為

另一方面，取運(yùn)放AMP輸出到V、節(jié)點(diǎn)電流的增益如下：

根據(jù)圖0-3（c）的等效關(guān)系且有：

CIN。但是CN不應(yīng)成為主要增大的途徑，因?yàn)镃IN同時(shí)也是運(yùn)放AMP的密勒電容，強(qiáng)行增大CIN將使其成為運(yùn)放自身小環(huán)路的不可忽視極點(diǎn)，反而影響調(diào)制環(huán)路的相位裕度甚至環(huán)路的穩(wěn)定性;

由R。1的公式可知：通過(guò)增大RREF和V。可以增大R。eq1，，但是Re不宜過(guò)大，原因是不容易匹配且容易引入各種寄生效應(yīng);Vp受限于比較器的共模輸入范圍，且Vp過(guò)大也難于產(chǎn)生高頻紋波電路。

因此本系統(tǒng)將工作頻率為20MHz，為了提高比較器的響應(yīng)速度，采用在1.8V電源電壓構(gòu)成的比較器，紋波值為0.6V～1.2V，同時(shí)采用了占空比50%的三角波代替?zhèn)鹘y(tǒng)應(yīng)用中的鋸齒波，一方面更容易產(chǎn)生高頻紋波，另一方面紋波的斜率變?yōu)樵瓉?lái)的2倍等效增加Req1為此電路需要從5V電源軌轉(zhuǎn)換為1.8V電源軌，電路設(shè)計(jì)采用1/3分壓結(jié)構(gòu)，而電路如圖4所示。由于RAMP的電壓上下限為0.6V～1.2V，Vint的動(dòng)態(tài)范圍為1.8V～3.6V，不會(huì)造成后續(xù)的低耐壓比較器電路過(guò)壓。

在每個(gè)工作周期內(nèi)，當(dāng)比較器獲得比較結(jié)果后，通過(guò)快速的電平位移電路LVS將電源軌迅速恢復(fù)到5V進(jìn)行傳輸或者反饋，最終VN轉(zhuǎn)化為頻率20MHz的信息，并以占空比的形式傳輸。

3解調(diào)環(huán)路的直流工作點(diǎn)分析

通過(guò)將運(yùn)放的負(fù)輸入端鉗位到βVpREF，可以得到穩(wěn)定態(tài)關(guān)系，有

因此輸入等于輸出，電壓實(shí)現(xiàn)傳輸。

解調(diào)環(huán)路的交流穩(wěn)定性分析

與分析調(diào)制環(huán)路的方式一樣，根據(jù)圖2，可以先從各部分的增益入手即算整個(gè)環(huán)路的環(huán)路增益。

本系統(tǒng)采用離散采樣電壓進(jìn)行反饋，主要作用是利用開(kāi)關(guān)的作用用采樣的方式抑制運(yùn)放輸出在周期內(nèi)的紋波反應(yīng)到真正的輸出，對(duì)于采樣模塊的離散傳輸函數(shù)為1

在頻率低于1/π倍的fsw時(shí)（奈奎斯特定理，但這是必須要實(shí)現(xiàn)的），在s域的等效增益也為1，因此對(duì)環(huán)路沒(méi)有影響。值得說(shuō)明的是，兩級(jí)采樣的增益也為1，但是在s域是相當(dāng)于引入相位滯后，會(huì)令環(huán)路的相位裕度變小甚至不穩(wěn)定。采樣結(jié)果到輸出電壓經(jīng)過(guò)一個(gè)buffer增加帶載能力，防止輸出節(jié)點(diǎn)被電流鏡的切換影響。

在本設(shè)計(jì)下，解調(diào)環(huán)路的環(huán)路增益LOOPGAIN為

為了調(diào)值環(huán)路和解調(diào)環(huán)路匹配，選取

因此采樣系統(tǒng)對(duì)環(huán)路穩(wěn)定性和連續(xù)性建模沒(méi)有影響且環(huán)路穩(wěn)定。

減小失配的策略分析與實(shí)施方案

考慮輸出電壓誤差，輸出電壓與輸入電壓關(guān)系為

由式可得，引起誤差的只有兩項(xiàng)，即Vos.IN+和PWD，其中，VosInr來(lái)源于調(diào)制環(huán)路和解調(diào)環(huán)路各自引入的誤差;PWD來(lái)源于傳輸過(guò)程中占空比改變，因而導(dǎo)致調(diào)制端的反饋占空比和解調(diào)端接收的占空比信息不一樣。

此文減小VOS__INT的主要方法除了提高環(huán)路增益還有減少開(kāi)關(guān)動(dòng)作的干擾。如圖5所示，當(dāng)開(kāi)關(guān)斷開(kāi)以后，圖中節(jié)點(diǎn)Irefp將會(huì)被充電到5V，在下周期開(kāi)關(guān)重新閉合時(shí)，將會(huì)注入一股額外的電流對(duì)運(yùn)放輸入端進(jìn)行充電，而這股電荷因?yàn)殚_(kāi)關(guān)斷開(kāi)而不會(huì)被抽走，相當(dāng)于引入很大的失配。為了消除這種影響，在開(kāi)關(guān)斷開(kāi)的時(shí)候另-路的開(kāi)關(guān)閉合，源隨器將節(jié)點(diǎn)lrefp節(jié)點(diǎn)鉗位至βVREF，當(dāng)開(kāi)關(guān)重新再打開(kāi)時(shí)，額外注入的電流將會(huì)減少。

在減少PWD方面，本設(shè)計(jì)通過(guò)構(gòu)造相同傳輸電路結(jié)構(gòu)的方式，盡量保證從level-shifter分別到調(diào)制端和解調(diào)端電流鏡的占空比信號(hào)的延時(shí)一樣，盡可能保證兩側(cè)的占空比信息相等以減小PWD進(jìn)而減小系統(tǒng)失配。

另外，開(kāi)關(guān)頻率上的紋波也是值得消除的，因此輸出電路采用濾波電路減少開(kāi)關(guān)頻率上的紋波大小，獲得更穩(wěn)定的輸出。

4系統(tǒng)參數(shù)仿真與結(jié)果

VnN輸入一個(gè)直流電壓電平，仿真到穩(wěn)定狀態(tài)后的3us時(shí)間內(nèi)用軟件計(jì)算這3us的輸出平均值（系統(tǒng)從啟動(dòng)到穩(wěn)定只需要7us），輸入從0V～2.9V掃描90個(gè)點(diǎn)，cadence軟件自動(dòng)生成曲線(xiàn)如圖7所示。

從圖中可以看到輸入低壓（約0mV～250mV）的幾個(gè)點(diǎn)輸出有失配，主要原因在于解調(diào)端運(yùn)放擺幅限制決定的，運(yùn)放下擺幅為Vov約為250mV，和仿真結(jié)果對(duì)應(yīng);

可以得到增益誤差為-0.22%，小于要求的0.25%;平均輸入輸出失配電壓是3.8163mV，小于5mV。

去掉圖中過(guò)度偏離曲線(xiàn)的M2點(diǎn)，取最小值Vo，MIN=1.25216V，最大值Vo，Max=1.25235V，平均值A(chǔ)VG=1.25225。平均溫度變化速度為1.5μV/C，溫度系數(shù)為1.278ppm/C。

圖9是利用PAC仿真后得到的三個(gè)conner的波特圖，從上圖可得若以-3dB處作為極點(diǎn)，則極點(diǎn)位置大概在3.3MHz，若以90度相位滯后作為極點(diǎn)位置，則極點(diǎn)出現(xiàn)在1.8MHz左右。

圖10是輸入電壓從0.5V到2.0V階躍跳變，輸出電壓進(jìn)行相應(yīng)的波形，跳變?cè)?.01ns內(nèi)完成，從圖中可得輸入到輸出發(fā)生10%變化的響應(yīng)延時(shí)是85.2ns，輸出10%到90%的，上升延時(shí)是82.15ns。

5結(jié)論

如表1為所有結(jié)果統(tǒng)計(jì)表。

參考文獻(xiàn)

[1]Razavi，Behard.DesignofanalogCMOSintegratedcircuits=模擬CMOS集成電路設(shè)計(jì)[M].清華大學(xué)出版社，2005.

[2]ZhouZK，ShiY，HuangZ，et al.A1.6V，5-ppm/C，CCurvature CompensatedBandgapReference[J].Circuit&SystemsIRegularPapersIEEETransactions，2012，59（4）：677-684.

[3]ZhouZK，ZhuPS，ShiY，et al.ACMOSVoltageReferenceBasedonMutualCompensationofVtnandVtp[J].IEEETransactionsonCircuits&SystemsIIExpressBriefs，2012，59（6）：341-345.

[4]BultK，GeelenGJGM.AfastsetlingCMOSopampforSCcircuits

with90-dBDCgain[J].IEEEJournalofSolid-StateCircuit，2002：108-109.

[5]RazaviB.RotaryTravelingWaveOscillatorArrays：ANewClockTechnolgy[C]//Wiley-IEEEPress，2009：318-329.