楊進(jìn)

摘 要：本文簡要介紹了一種小型化高密度FPGA系統(tǒng)級3D封裝電路，詳細(xì)闡述了該電路的三維架構(gòu)、電路設(shè)計(jì)和工藝方案。本設(shè)計(jì)大大縮小了電路體積;同時(shí)具有良好的氣密性、高可靠性;PCB layout設(shè)計(jì)簡單，具有較強(qiáng)的實(shí)用性。

關(guān)鍵詞：小型化;高密度;FPGA;系統(tǒng)級封裝;三維集成

中圖分類號：TP391.41 文獻(xiàn)標(biāo)識碼：A 文章編號：1671-2064（2019）09-0065-03

0 前言

上世紀(jì)90年代以來，便攜式、微型化電子產(chǎn)品以及航空航天、軍事電子進(jìn)入了一個(gè)高速發(fā)展時(shí)期，要求半導(dǎo)體器件最大程度地實(shí)現(xiàn)小型化、輕量化、高密度的同時(shí)滿足高可靠性。集成電路技術(shù)應(yīng)運(yùn)而生。然而，目前集成電路的工藝技術(shù)已經(jīng)接近其物理極限，摩爾定律（Moores Law）將無法保持。在這樣的背景下，提出了系統(tǒng)級封裝（System in Package，SIP），作為“超摩爾定律”（More than Moore）的重要技術(shù)?！俺柖伞钡母拍钪塾谙到y(tǒng)集成的層面，為電子行業(yè)的發(fā)展提供了新的方向[1-2]。

國際半導(dǎo)體技術(shù)藍(lán)圖（ITRS，International Technology Roadmap for Semiconductors）對SIP進(jìn)行了明確的定義：SIP是采用任何組合將多個(gè)具有不同功能的有源和無源電子元器件以及諸如MEMS、光學(xué)甚至生物芯片等其他器件組裝在單一封裝中，形成一個(gè)具有多種功能的系統(tǒng)或子系統(tǒng)。

SIP采用目前最先進(jìn)的工藝與技術(shù)，主要包括：

（1）材料技術(shù)（半導(dǎo)體材料、陶瓷材料、金屬材料、金屬基復(fù)合材料）;（2）芯片技術(shù)（邏輯芯片、數(shù)字芯片、模擬芯片、功率芯片）;（3）互聯(lián)技術(shù)（高密度多層互聯(lián)、芯片與芯片互聯(lián)、倒裝焊接、引線鍵合）;（4）封裝技術(shù)（BGA、芯片級封裝、無源集成）;（5）組裝技術(shù)（層疊封裝、芯片堆疊、高精度組裝）;（6）測試技術(shù)（裸片測試、封裝測試、系統(tǒng)測試）。

本文設(shè)計(jì)了一款基于FPGA裸芯片和FLASH裸芯片的小型化高密度系統(tǒng)級3D封裝電路。該封裝電路將FPGA裸芯片、FLASH裸芯片、電源電路、去耦電路、配置電路等FPGA最小系統(tǒng)電路在一個(gè)小型化陶瓷電路中實(shí)現(xiàn)，通過BGA（球柵陣列）扇出，同時(shí)實(shí)現(xiàn)了高集成度和高可靠性。

1 系統(tǒng)三維架構(gòu)

本3D封裝電路由10部分組成。其中，包括LTCC基板電路1、可伐框2、可伐蓋板3、FPGA裸芯片4、FLASH裸芯片5、引線鍵合6、電源電路7、配置電路8、去耦電路9和BGA10，如圖1～圖4所示。

本3D封裝電路架構(gòu)上主要采用了三維芯片堆疊、無源集成和球柵陣列：

1.1 三維芯片堆疊

因?yàn)镕PGA裸芯片和FLASH裸芯片都是硅芯片，屬于同質(zhì)芯片，金屬化體系相同，所以可以堆疊[3]。FPGA裸芯片1和FLASH裸芯片2通過金字塔式堆疊在LTCC基板電路上的TOP層，如圖5所示。

1.2 無源集成

基于電路小型化的考慮，本3D封裝電路在LTCC基板電路的背面設(shè)計(jì)了一個(gè)無源集成腔1，用于將電源電路2、去耦電路3、配置電路4埋置到無源集成腔內(nèi)的SMT層電路，如圖6所示。這樣的設(shè)計(jì)有2個(gè)顯著優(yōu)點(diǎn)：

（1）充分利用三維空間，實(shí)現(xiàn)電路小型化和高集成度;（2）根據(jù)去耦電路的機(jī)理，去耦電容離芯片電源PAD路徑越短越好。傳統(tǒng)的去耦電路都是去耦電容排列在FPGA封裝器件的四周或者背面，路徑較長，去耦效果不夠理想;本設(shè)計(jì)極大地改善了去耦效果;（3）由于本設(shè)計(jì)集成了電源電路、去耦電路和配置電路，外部PCB只需要單電源供電，無需再設(shè)計(jì)電源電路、去耦電路和配置電路，極大地簡化了PCB設(shè)計(jì)。

1.3 球柵陣列

LTCC基板電路通過高密度多層布線，將FPGA的I/O、VCC、GND和JTAG功能PAD重新排布，合理分布在BOT層電路的四周，通過BGA焊球形式扇出，如圖7所示，包括球柵陣列PAD1、球焊料2。

2 系統(tǒng)電路設(shè)計(jì)

2.1 電路總體設(shè)計(jì)

本系統(tǒng)電路以FPGA處理器和FLASH存儲器為核心構(gòu)建FPGA最小系統(tǒng)電路。FPGA外圍電路包括電源電路、去耦電路、配置電路等，在一個(gè)LTCC基板電路上實(shí)現(xiàn)。系統(tǒng)電路原理圖如圖8所示。

LTCC基板電路共有十層電路結(jié)構(gòu)，分別為TOP層、SIG1層、GND1層、VCC層、SIG2層、SIG3層、GND2層、SMT層、GND3層和BOT層。電路實(shí)物照片如圖9所示。各層電路功能如下：

（1）TOP層實(shí)現(xiàn)FPGA裸芯片和FLASH裸芯片的三維芯片堆疊以及芯片各功能PAD和基板電路的互聯(lián);（2）SMT層實(shí)現(xiàn)電源電路、去耦電路和配置電路;（3）SIG1、SIG2、SIG3層實(shí)現(xiàn)高密度信號布線;（4）VCC層實(shí)現(xiàn)電源平面;（5）GND1、GND2、GND3層實(shí)現(xiàn)地平面;（6）BOT層實(shí)現(xiàn)BGA球柵陣列扇出;（7）GND3和BOT層陶瓷中間開腔，SMT層的電路埋置在腔中。

2.2 電路優(yōu)點(diǎn)

傳統(tǒng)的FPGA器件，所有功能PAD都做扇出，PAD數(shù)量眾多、排布復(fù)雜，器件體積大，PCB Layout設(shè)計(jì)難度大;本文設(shè)計(jì)的封裝電路不僅實(shí)現(xiàn)了傳統(tǒng)FPGA器件的所有功能，還把FPGA最小系統(tǒng)電路全部集成在金屬陶瓷封裝中，減少了PAD數(shù)量，大大縮小了電路體積，在實(shí)現(xiàn)高集成度的同時(shí)實(shí)現(xiàn)了高可靠性，顯著降低了PCB Layout的設(shè)計(jì)難度。

LTCC基板電路通過十層高密度陶瓷電路對FPGA各功能PAD重新布局和布線，其中FPGA管理功能PAD在內(nèi)部實(shí)現(xiàn)互聯(lián)，只需要將基本的I/O、VCC、GND和JTAG功能PAD通過BGA扇出，大大減少了PAD數(shù)量，布局更加簡潔合理。

原來設(shè)計(jì)FPGA系統(tǒng)電路的PCB時(shí)，至少需要8層Layout，設(shè)計(jì)難度大，加工周期長;現(xiàn)在設(shè)計(jì)PCB時(shí)，只需要連接VCC、GND，將JTAG和I/O扇出連線即可，僅僅需要4層甚至更少的Layout即可，極大地簡化了PCB設(shè)計(jì)，縮短了加工周期，具有很強(qiáng)的實(shí)用性。

3 工藝實(shí)現(xiàn)方案

本文設(shè)計(jì)的封裝電路，巧妙利用芯片堆疊、引線鍵合、LTCC技術(shù)、SMT工藝和BGA植球的優(yōu)勢，實(shí)現(xiàn)多種功能：

（1）通過金字塔式芯片堆疊工藝，將FPGA裸芯片和FLASH裸芯片組裝到TOP層;（2）通過引線鍵合工藝，實(shí)現(xiàn)FPGA裸芯片和FLASH裸芯片各功能PAD和基板電路的互聯(lián)。FPGA裸芯片和FLASH裸芯片通過內(nèi)中外三層引線鍵合，將FPGA裸芯片和FLASH裸芯片上的3層PAD鍵合到LTCC基板TOP層電路對應(yīng)的內(nèi)中外三層鍵合PAD上，實(shí)現(xiàn)了高密度信號互聯(lián)，如圖10所示;（3）通過LTCC高密度多層電路工藝[4]，實(shí)現(xiàn)FPGA和FLASH的信號互聯(lián)、電源、去耦、配置電路布線，將FPGA的I/O、VCC、GND和JTAG功能PAD重新排布，合理分布在BOT層電路的四周;在LTCC陶瓷基座上焊接可伐邊框，通過平行封焊工藝封蓋，實(shí)現(xiàn)封裝電路的高氣密性;（4）通過SMT工藝，將電源電路、去耦電路和配置電路組裝到SMT層，埋置在GND3和BOT層的腔內(nèi);（5）通過BGA植球工藝，將BOT層的I/O、VCC、GND和JTAG焊盤通過球柵陣列扇出。

4 結(jié)語

本文設(shè)計(jì)的封裝電路通過十層高密度陶瓷電路布線、金字塔式芯片堆疊和陶瓷開腔工藝埋置電路，大大縮小了電路體積，實(shí)現(xiàn)了電路小型化;陶瓷基座上焊接可伐邊框，通過平行封焊工藝封蓋，實(shí)現(xiàn)封裝電路的高氣密性。該封裝電路具有集成度高、體積小、可靠性高等優(yōu)點(diǎn)。

本設(shè)計(jì)的目的在于提供一種小型化高密度FPGA系統(tǒng)級3D封裝電路，滿足對FPGA小型化、可靠性有較高要求的應(yīng)用場景。本設(shè)計(jì)的電路大大縮小了電路體積，實(shí)現(xiàn)了電路小型化;同時(shí)具有良好的氣密性、高可靠性，PCB Layout設(shè)計(jì)簡單，具有較強(qiáng)的實(shí)用性。

參考文獻(xiàn)

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