顧 杰, 林加濤, 張明利, 王 勇

(上海無線電設(shè)備研究所,上海201109)

0 引言

在電子戰(zhàn)環(huán)境[1]下,戰(zhàn)場存在大量通信設(shè)備、雷達探測設(shè)備、干擾設(shè)備等,它們輻射出大功率、寬頻譜電磁信號,以及針對性極強的各類電子干擾信號。在如此惡劣的電磁環(huán)境下,準(zhǔn)確評估通信設(shè)備的抗干擾能力尤為重要。

通信干擾信號模擬設(shè)備[2]用于構(gòu)建貼近實戰(zhàn)、逼真的干擾環(huán)境,可在實驗室條件下模擬對通信及導(dǎo)航鏈路的各種干擾,主要包括指揮通信鏈路干擾、遙測遙控鏈路干擾、彈間數(shù)據(jù)鏈干擾和衛(wèi)星導(dǎo)航干擾[3-4]等。

本文設(shè)計開發(fā)了一種軟件無線電架構(gòu)的干擾信號模擬設(shè)備,對通信設(shè)備的抗干擾性能進行測試[5]。

1 系統(tǒng)設(shè)計

1.1 設(shè)計原則

通信干擾信號模擬設(shè)備(以下簡稱干擾信號模擬設(shè)備)基于Xilinx公司的高性能現(xiàn)場可編程邏輯門陣列(FPGA)平臺實現(xiàn),具有軟件可重構(gòu)、功能可升級的特點,以滿足模擬新類型通信干擾信號的需求。設(shè)計原則如下：

a)針對性原則：根據(jù)飛行器機動性強、多鏈并存、電磁環(huán)境復(fù)雜等特點,有針對性地進行系統(tǒng)設(shè)計;

b)逼真性原則：逼真模擬戰(zhàn)場威脅干擾信號,包括電子對抗部隊及電子戰(zhàn)飛機的通信干擾信號、背景信號等;

c)對抗性原則：模擬實現(xiàn)電子戰(zhàn)的電磁攻防過程,滿足抗干擾性能測試的試驗條件要求;

d)可控性原則：構(gòu)建的干擾信號可根據(jù)不同的試驗內(nèi)容和參試裝備進行控制調(diào)整;

e)標(biāo)準(zhǔn)化、可擴展原則：充分利用軟件無線電技術(shù)和可重構(gòu)理念,采用標(biāo)準(zhǔn)化、模塊化設(shè)計。

1.2 系統(tǒng)組成及工作流程

干擾信號模擬設(shè)備由電源模塊、控制模塊、干擾信號產(chǎn)生模塊、上變頻通道模塊、本振與標(biāo)頻模塊、母板等組成,如圖1所示。采用基于標(biāo)準(zhǔn)總線的模塊化硬件單元,具有較強的靈活性和可擴展性。

圖1 干擾信號模擬設(shè)備組成框圖

其中,電源模塊負責(zé)整個設(shè)備的電源供電;控制模塊負責(zé)對外接口和對內(nèi)控制,包括接收遙控指令、下發(fā)干擾指令、控制干擾信號產(chǎn)生模塊完成信號產(chǎn)生、切換設(shè)備工作模式等;干擾信號產(chǎn)生模塊負責(zé)實時產(chǎn)生所需要的干擾樣式;本振和標(biāo)頻模塊負責(zé)產(chǎn)生射頻本振信號和參考時鐘信號;上變頻通道模塊負責(zé)將基帶信號上變頻到指定的頻率;最終產(chǎn)生干擾信號由射頻輸出端口送出。

系統(tǒng)工作流程如圖2所示。啟動干擾信號模擬設(shè)備,下發(fā)波形選擇命令并預(yù)置參數(shù),打開干擾模擬信號輸出,即可進行測試。如需進行干擾功率調(diào)整,先關(guān)閉信號輸出,測量信號相對功率值,調(diào)整信號功率后,再輸出信號進行測試。

圖2 系統(tǒng)工作流程

3 干擾信號產(chǎn)生模塊

干擾信號產(chǎn)生模塊根據(jù)控制模塊傳遞的干擾樣式參數(shù),相應(yīng)地產(chǎn)生各種通信干擾信號。

3.1 干擾信號產(chǎn)生模塊組成

模塊硬件組成如圖3所示,包括內(nèi)置高速數(shù)模轉(zhuǎn)換(Digital to Analogue Conversion,DAC)芯片的FPGA夾層卡(FPGA Mezzanine Card,FMC)、高速大容量FPGA芯片、高性能數(shù)字信號處理器(Digital Signal Processor,DSP)芯片、高速串行傳輸接口(Serial Rapid Input Output,SRIO)芯片、DDR3內(nèi)存芯片、FLASH閃存芯片、以太網(wǎng)物理層(Physical Layer,PHY)接口芯片和電源轉(zhuǎn)換芯片等。DSP芯片和FPGA芯片之間采用了通用輸入輸出接口(General Purpose Input Output,GPIO),具有通用可編程,使用方便的特點。FPGA芯片和數(shù)模轉(zhuǎn)換FMC卡之間采用了低壓差分信號(Low-Voltage Differential Signaling,LVDS)進行傳輸,具有低誤碼率、低串?dāng)_等優(yōu)點,適合高速數(shù)字信號傳輸。模塊軟件具有動態(tài)可重構(gòu)特性,可實現(xiàn)信號樣式的動態(tài)配置,以及功能的快速修改和升級。

圖3 干擾信號產(chǎn)生模塊硬件框圖

模塊的核心硬件為任意波形產(chǎn)生單元,核心軟件為干擾樣式生成軟件。干擾樣式生成軟件在FPGA平臺上實現(xiàn)。

3.2 任意波形產(chǎn)生單元

任意波形產(chǎn)生單元是干擾信號產(chǎn)生模塊的主要功能實現(xiàn)單元。通過設(shè)置每個干擾信號的調(diào)制樣式、載頻、信號幅度等參數(shù),并依據(jù)一定規(guī)則控制每個信號的出現(xiàn)與隱沒,實現(xiàn)干擾波形的產(chǎn)生。單元硬件框圖如圖4所示。

圖4 任意波形產(chǎn)生單元硬件框圖

單元由Xilinx V7系列的FPGA芯片、大容量DDR3內(nèi)存芯片及帶有高性能DAC的FMC卡共同組成。任意波形產(chǎn)生單元一方面負責(zé)前端數(shù)據(jù)接口控制、存儲管理、時鐘分配、地址累加、后端數(shù)據(jù)差分驅(qū)動,另一方面負責(zé)調(diào)制樣式的存儲、輸出電平控制、數(shù)字正交上變頻等一系列功能以及部分特殊樣式信號的產(chǎn)生。

數(shù)模轉(zhuǎn)換FMC卡主要包括1片DAC芯片和1片鎖相環(huán)(Phase Locked Loop,PLL)芯片,單元硬件框圖如圖5所示。

圖5 數(shù)模轉(zhuǎn)換FMC卡單元硬件框圖

DAC芯片選用ADI公司的單通道射頻數(shù)模轉(zhuǎn)換芯片AD9163,具有16 bit位寬,支持6 Gsps數(shù)據(jù)率,最高12 Gsps采樣率。芯片采用JESD204B接口協(xié)議,還可以支持高達12.5 Gbps數(shù)據(jù)率,或5 Gsps的實數(shù)據(jù)輸入、2.5 Gsps的復(fù)數(shù)據(jù)輸入。芯片的數(shù)字通路提供6倍、8倍、12倍、16倍或24倍內(nèi)插模式,內(nèi)含48 bit相位精度的數(shù)控振蕩器(Numerically Controlled Oscillator,NCO)。

3.3 干擾樣式生成軟件

干擾樣式生成軟件用于產(chǎn)生窄帶的單音干擾、噪聲調(diào)頻干擾和寬帶的梳狀譜攔阻干擾、掃頻干擾等多種干擾樣式。主要干擾樣式如下：

a)單音干擾：即單頻正弦波信號,直接由FPGA內(nèi)部NCO產(chǎn)生;

b)調(diào)制干擾：采用通信調(diào)制波形,包括頻移鍵控(Frequency Shift Keying,FSK)、二進制相移鍵控(Binary Phase Shift Keying,BPSK)、正交相移鍵控(Quadrature Phase Shift Keying,QPSK)等,根據(jù)各調(diào)制方式對應(yīng)的公式進行正交調(diào)制處理,得到干擾信號;

c)直擴干擾：采用直接序列擴頻通信波形,偽碼類型為m序列、Gold序列等,可根據(jù)多項式、初相等參數(shù)通過移位寄存器實時產(chǎn)生;

d)噪聲調(diào)頻干擾：采用噪聲對載波進行調(diào)頻后形成的一種隨機噪聲信號。由基帶噪聲信號經(jīng)過正交變換,得到I、Q兩路的基帶信號,該信號經(jīng)過內(nèi)插濾波處理后和NCO混頻得到頻率調(diào)制信號;

e)梳狀譜攔阻干擾：時域和頻域上同時存在并相互獨立的多個干擾信號,每根干擾譜線的功率大小和調(diào)制樣式可變?？赏ㄟ^設(shè)置信號數(shù)量、頻率集、幅度等參數(shù),由多路獨立干擾樣式疊加計算產(chǎn)生;

f)寬帶掃頻干擾：信號的載頻在較寬的頻段內(nèi),按照一定的速度、帶寬和掃頻順序陸續(xù)掃過所有的頻率信號而連續(xù)變化所形成的干擾。由FPGA內(nèi)部的直接數(shù)字合成(Direct Digital Synthesis,DDS)功能模塊實現(xiàn)。根據(jù)掃頻速率、駐留時間、掃頻步進等參數(shù)生成時變頻率控制字,實現(xiàn)寬帶掃頻干擾。

以上干擾樣式均基于FPGA的軟件無線電架構(gòu)實現(xiàn),詳細工作原理如圖6所示。

圖6 干擾樣式生成原理框圖

模擬調(diào)制模塊采用基帶波形生成模擬調(diào)制信號,如噪聲調(diào)頻等。

任意波產(chǎn)生模塊存儲了事先設(shè)計好的高采樣率基帶波形,可以直接調(diào)用。

數(shù)字基帶模塊較為復(fù)雜,其中的基帶碼元產(chǎn)生單元用來生成數(shù)字調(diào)制信號,如BPSK、QPSK等調(diào)制信號?；鶐盘柊凑赵O(shè)定的碼速率送入數(shù)字調(diào)制器,映射為某種調(diào)制方式的I、Q兩路基帶信號。基帶I、Q信號經(jīng)過脈沖成型、內(nèi)插、濾波處理,完成任意倍采樣速率轉(zhuǎn)換,得到固定高采樣率(與DAC采樣頻率匹配)的基帶信號,其中的任意倍采樣速率轉(zhuǎn)換濾波器采用Farrow結(jié)構(gòu)。該信號再經(jīng)過多相濾波,得到等效采樣率更高的基帶信號。

為了與多相基帶信號匹配,NCO產(chǎn)生的載波信號也是多相、多路輸出的,因此需要多個NCO同時工作。這樣,高采樣率的基帶信號與NCO混頻,可得到獨立調(diào)制的單目標(biāo)干擾信號。多相基帶信號與NCO混頻后的信號經(jīng)過加法器合成獨立調(diào)制的多目標(biāo)干擾信號。

4 測試結(jié)果

本文中實現(xiàn)的干擾信號模擬設(shè)備以Xilinx V7系列的FPGA芯片為處理核心,軟件綜合后的邏輯資源使用率為：觸發(fā)器30%、查找表35%、乘法器40%,說明該FPGA完全能夠滿足本文的設(shè)計需要,并為后續(xù)升級留有資源空間。

系統(tǒng)測試時,按照流程分別模擬了噪聲調(diào)頻干擾信號、直擴QPSK調(diào)制干擾信號、梳狀譜攔阻干擾信號及寬帶掃頻干擾信號,并采用安捷倫公司的頻譜分析儀進行觀察和分析。干擾信號參數(shù)及頻譜分析結(jié)果如圖7所示。

從圖7頻譜分析結(jié)果可以看出,設(shè)備生成的干擾信號在頻率、帶寬和波形上均符合設(shè)計要求。不足之處包括：(1)QPSK調(diào)制干擾的邊帶抑制性能較差;(2)梳狀譜攔阻干擾和寬帶掃頻干擾的帶寬內(nèi)不同頻率存在幅度不一致的現(xiàn)象。以上不足可以通過系統(tǒng)的軟硬件優(yōu)化進行改善。

5 結(jié)論

本文設(shè)計了一種軟件無線電架構(gòu)的干擾信號模擬設(shè)備,可在實驗室環(huán)境下模擬對通信及導(dǎo)航鏈路的各種干擾,包括噪聲調(diào)頻干擾、調(diào)制干擾、梳狀譜攔阻干擾和寬帶掃頻干擾等。測試結(jié)果表明：干擾頻率、帶寬、波形特性等各項技術(shù)指示符合要求,滿足通信設(shè)備抗干擾性能測試需求。

圖7 干擾信號參數(shù)及頻譜分析