林潔馨 楊發(fā)順 馬奎 丁召 傅興華

摘 ?要： 基于三維集成技術(shù)的功率MOSFET器件，在發(fā)熱量大和散熱難的雙重壓力下，熱可靠性設(shè)計凸顯得尤為重要。文中采用硅通孔散熱方式，在三維功率器件內(nèi)嵌入大量的散熱硅通孔，以降低芯片內(nèi)熱阻，疏導(dǎo)功率器件產(chǎn)生的熱量，保證器件有源區(qū)結(jié)溫低于極限安全結(jié)溫，可有效提高芯片的熱可靠性。以100 V，60 A的功率VDMOS器件為研究對象，以提高芯片的熱可靠性為目的，合理設(shè)計和充分優(yōu)化了三維功率MOSFET器件的版圖和散熱硅通孔的布局?；诙辔锢韴龇治鲕浖_展了大量的熱可靠性仿真分析工作，并流片驗證了設(shè)計的正確性。

關(guān)鍵詞： 熱可靠性設(shè)計; MOSFET; 三維集成技術(shù); 功率器件; 硅通孔布局; 散熱; 熱阻降低

中圖分類號： TN626?34 ? ? ? ? ? ? ? ? ? ? ? ?文獻標(biāo)識碼： A ? ? ? ? ? ? ? ? ? ? ? 文章編號： 1004?373X（2019）12?0081?05

Abstract： The thermal reliability design is of particular importance for the power MOSFET devices based on the 3D integration technology under the dual pressure of large heat generation and difficulty in heat dissipation. A great number of heat dissipation through?silicon viae are embedded in a 3D power device by using the through?silicon via heat dissipation pattern， so as to reduce the internal thermal resistance of a chip， dissipate the heat generated by the power device， ensure the junction temperature in the active region of the device is lower than the extreme security junction temperature， and effectively improve the thermal reliability of the chip. Taking the 100 V 60 A power VDMOS device as the research object， the layout of the 3D power MOSFET device and distribution of heat dissipation through?silicon viae are reasonably designed and fully optimized， so as to improve the thermal reliability of its chip. A lot of simulation and analysis work of thermal reliability was done on the basis of the multi?physics field analysis software. The correctness of the design was verified by the tape?out.

Keywords： thermal reliability design; MOSFET; 3D integration technology; power device; through?silicon via layout; heat dissipation; thermal resistance reduction

0 ?引 ?言

功率半導(dǎo)體器件作為功率（電力電子）系統(tǒng)的關(guān)鍵元件，主要為負載提供大功率，它通常工作在高壓、大電流條件下[1]，因此自身也會有很大的功率損耗，這些損耗的功率以熱量的形式散發(fā)出去。目前，高可靠功率MOSFET器件的制作工藝仍然以平面集成工藝為主，但隨著集成電路特征尺寸的縮小，傳統(tǒng)二維集成技術(shù)導(dǎo)致的信號延遲、功耗增加等一系列問題日益突出。集成電路的發(fā)展已進入后摩爾時代，三維集成技術(shù)是業(yè)界公認的超越摩爾主流技術(shù)之一[2]，它是一種系統(tǒng)級架構(gòu)方法[3]，采用在垂直方向上堆疊多個器件、芯片或模塊，在保證芯片面積不變的前提下提高芯片上的器件數(shù)目。為了增大功率容量，可將功率器件制作在多個堆疊層上，但三維功率集成芯片與二維平面功率芯片相比，在單位體積內(nèi)的功耗密度更高，層間低熱導(dǎo)率介質(zhì)層的存在也導(dǎo)致了散熱問題的惡化，如果不能及時將熱量散發(fā)出去，三維芯片層間的溫度梯度急劇上升，溫度升高會影響功率器件的電學(xué)特性，如：遷移率下降、載流子速度上升、結(jié)泄漏電流和導(dǎo)通電阻增大等，導(dǎo)致器件性能的降低;若溫度過高，還會引起絕緣層的擊穿、多晶硅或金屬連線的燒毀、鈍化層的破壞等現(xiàn)象，導(dǎo)致功率器件失效[4]。因此，在發(fā)熱量大和散熱難的雙重壓力下，熱可靠性設(shè)計是三維功率集成設(shè)計的重中之重。本文采用在三維功率MOSFET器件的安全位置嵌入大量的硅通孔的散熱方式，降低芯片的內(nèi)熱阻，疏導(dǎo)功率MOS器件內(nèi)部產(chǎn)生的熱量。以一款100 V，60 A的功率VDMOS器件為研究對象，從提高熱可靠性出發(fā)，對三維VDMOS器件的結(jié)構(gòu)、布局和版圖進行了設(shè)計，并通過大量的Comsol多物理場仿真結(jié)果和流片測試結(jié)果驗證了該設(shè)計的正確性。

1 ?三維功率MOSFET器件的熱可靠設(shè)計

1.1 ?三維功率MOSFET器件的結(jié)構(gòu)設(shè)計

為了提高功率容量和集成度，把高壓大功率器件制作在兩片或兩片以上的平面芯片上，高壓大功率器件的功率損耗大，產(chǎn)生的熱量多，可把它放在熱沉或散熱器之上。對于功率MOS器件來說，器件是由數(shù)萬個元胞并聯(lián)而成，可將并聯(lián)元胞劃分成多組重復(fù)單元，每一單元稱為一個功率塊，每一個功率塊可以看成是一個功率器件，故每個功率塊周圍都含有防止邊緣擊穿的終端設(shè)計，為了將功率塊產(chǎn)生的熱量快速傳導(dǎo)到散熱器，在每個功率塊周圍安全位置插入多個散熱硅通孔，三維功率MOSFET器件的結(jié)構(gòu)剖面如圖1所示，頂視如圖2所示。

圖1 ?三維功率MOSFET器件結(jié)構(gòu)剖面圖

圖2 ?三維功率MOSFET器件結(jié)構(gòu)頂視圖

1.2 ?功率塊與散熱硅通孔間安全距離的設(shè)計

在功率塊周圍制作散熱硅通孔時必須要考慮TSV的工藝殘余應(yīng)力和熱應(yīng)力[5]。工藝殘余應(yīng)力主要是來自于電鍍時銅晶粒生長演變過程和電鍍結(jié)束后的退火溫度使銅發(fā)生塑性變形引起的，可以通過調(diào)整電鍍工藝參數(shù)和退火溫度、時間來改善。熱應(yīng)力是由于TSV中填充金屬材料（尤其銅）和硅的熱膨脹系數(shù)（CTE）差異太大，在工藝溫度和工作溫度升高或降低時，由于材料間CTE失配在周圍的硅襯底引入的應(yīng)力。TSV的熱應(yīng)力導(dǎo)致硅襯底應(yīng)變，造成襯底碎裂，TSV銅柱凸出、鍵合剝離等可靠性問題[6]。

文獻[7]通過大量的實驗數(shù)據(jù)證實，100 MPa的應(yīng)力可以讓MOSFET器件的載流子遷移率變化7%，嚴重影響硅器件的性能，導(dǎo)致在TSV周圍無法布置器件。因此，為了表示TSV與器件的安全距離，用阻止區(qū)（Keep?out Zone，KOZ）來表征熱應(yīng)力特性。由于TSV熱應(yīng)力過大使周圍不能制作器件的區(qū)域[8]，越過KOZ的區(qū)域可以安全制作器件，稱為安全工作區(qū)。文獻[9]在考慮硅各向異性時對沿著（100）晶向和（110）晶向的P溝道MOSFET和N溝道MOSFET陣列的載流子遷移率進行了評估，通過有限元方法給出KOZ可以用載流子遷移率變化率為5%進行評判的標(biāo)準(zhǔn)，KOZ可定義為載流子遷移率變化率超過5%的區(qū)域。文獻[10]提出TSV熱應(yīng)力與載流子遷移率變化率的關(guān)系，可以用式（1）表示。

式中：[Δμμ]為載流子遷移率變化量;[Π]為器件的壓阻系數(shù);[σrr]為徑向熱應(yīng)力;[βθ]為取向因子，如表1所示[11]。一般情況下，N溝道MOSFET和P溝道MOSFET的壓阻系數(shù)分別為-31×10-11 Pa-1和71.8×10-11 Pa-1。

表1 ?取向因子

本文用多物理場仿真軟件Comsol對干法刻蝕形成的圓柱形散熱通孔結(jié)構(gòu)的熱應(yīng)力進行了仿真分析，主要考慮400 ℃下的馮米斯（Von Mises Stress）熱應(yīng)力分布情況，并根據(jù)載流子遷移率變化量5%的KOZ標(biāo)準(zhǔn)和式（1）在兩個最壞的的方向（θ=0°和θ=90°）估算了功率塊與散熱硅通孔間的安全距離。表2是散熱硅通孔深度為200 μm，直徑分別為10 μm，20 μm，30 μm，40 μm，50 μm和60 μm時，周圍能安全放置功率器件的最小距離。

表2 ?考慮各向異性時的NMOS和PMOS的KOZ

從表2可見，圓柱形TTSV周圍產(chǎn)生的熱應(yīng)力對PMOS器件更敏感，PMOS器件的KOZ比NMOS器件的大;TTSV直徑越大，KOZ越大。設(shè)計中僅一味追求散熱效果使用大直徑的TTSV，不僅增加工藝的難度，也會造成芯片面積的增大。

1.3 ?三維功率MOSFET器件的布局設(shè)計

功率MOSFET器件可分割在兩個或兩個以上的平面芯片層，芯片內(nèi)部用TTSV進行散熱，底層芯片可與銅散熱器直接鍵合或通過介質(zhì)層后再鍵合。為了避免平面芯片上存在溫度梯度，產(chǎn)生附加的溫度漂移，以芯片中心線為對稱軸，把功率塊放在對稱軸的兩側(cè)，功率MOS器件的源極和柵極放置在頂層芯片的上表面，功率MOS器件的漏極由底層芯片的背面引出，各層芯片上的柵、源、漏極金屬互連通過電信號TSV完成，為了不增加額外的制版和工藝復(fù)雜度，信號TSV與散熱TSV的大小和制作工藝可以相同。

本文以100 V，60 A的三維功率VDMOS器件為研究對象，將VDMOS器件分割在兩層芯片上。每層VDMOS器件輸出電流為30 A，最大直流功率損耗約為130 W，由大約395 000個24 μm×1 μm的仿真元胞并聯(lián)組合，若設(shè)每個功率塊尺寸為400 μm×400 μm，則每個VDMOS平面芯片層可分成64個功率塊。三維功率VDMOS器件的兩層芯片版圖如圖3和圖4所示。

圖3 ?三維功率VDMOS器件頂層芯片版圖

圖4 ?三維功率VDMOS器件底層芯片版圖

2 ?三維功率MOSFET器件的熱可靠性驗證

2.1 ?三維功率VDMOS器件的熱仿真驗證

設(shè)VDMOS器件的最高工作結(jié)溫為420 K，散熱底座溫度為300 K，則芯片極限溫升120 K，若平均分配兩層芯片的溫升，則單層溫升為60 K。若60 A三維功率N溝道VDMOS器件制作在兩層芯片上，每層VDMOS器件輸出電流30 A，若VDMOS器件的目標(biāo)導(dǎo)通電阻為140 mΩ，則最大直流功率損耗約為130 W，每層由大約395 000個24 μm×1 μm的仿真元胞并聯(lián)組合，若設(shè)每個功率塊尺寸為400 μm×400 μm，則每個VDMOS平面芯片層可分成64個功率塊。若采用Ankur Jain等人的熱計算方法[12]，即本層芯片的溫升等于上層熱負載加上本層熱負載之和與本層熱阻的乘積。則頂層每個功率塊的熱負載為2.04 W，底層每個功率塊的熱負載為4.08 W，根據(jù)溫升極限，頂層熱阻小于等于29 K/W，底層熱阻小于等于14.7 K/W。

本文采用多物理場仿真軟件COMSOL建立三維功率MOSFET器件的熱仿真模型，模型如圖5所示。

圖5 ?三維功率MOSFET器件熱模型

熱模型中三維功率MOSFET器件分別制作在兩層芯片上，每層芯片上功率塊和TTSV均勻分布于硅襯底，功率塊數(shù)與TTSV數(shù)相等，功率塊之間的間距由TTSV的直徑大小和TTSV的KOZ大小進行調(diào)整，底層芯片與銅散熱器通過直接鍵合方式連接。

熱仿真實驗中，設(shè)TTSV的直徑為30 μm，深度為200 μm，TTSV內(nèi)絕緣介質(zhì)層厚度為0.2 μm，介質(zhì)層熱導(dǎo)率為1.5 W/（m·K）。TTSV中銅的熱導(dǎo)率為380 W/（m·K），上、下兩個芯片層間的鍵合層厚度為10 μm，鍵合層熱導(dǎo)率為1.5 W/（m·K），功率塊與功率塊間距可設(shè)為60 μm。Comsol仿真結(jié)果如圖6所示，上層芯片最高溫度為93.2 ℃，下層芯片最高溫度86.5 ℃，兩層芯片的溫升共39.1 ℃。該結(jié)果均能滿足芯片安全工作。

圖6 ?三維功率VDMOS器件熱仿真結(jié)果

2.2 ?三維功率VDMOS器件流片驗證

在三維功率VDMOS版圖設(shè)計時，每層芯片布置了64個大小為400 μm×400 μm的功率塊，在功率塊間均勻嵌入了70個直徑為30 μm的TTSV，每層芯片中還布置了56個互連各層功率塊漏極的信號TSV、48個互連各層功率塊源極的信號TSV和6個互連各層功率塊柵極的信號TSV，它們既作為信號互連通道，也可以散發(fā)熱量。實驗基于4 μm MOS工藝設(shè)計并制作了三維功率VDMOS器件中的各層芯片，每層芯片均采用單層金屬布線，共14次光刻，15塊光刻版。其中每層上的VDMOS器件制作使用8次光刻，9塊光刻版;實現(xiàn)芯片三維堆疊制作使用6次光刻，6塊光刻版。圖7和圖8分別為頂層和底層芯片的顯微鏡圖片。

實驗中采用紅外熱像儀設(shè)備測試了芯片上TTSV的熱分布，共選擇了8個測溫點，其中p1～p7測溫點位于樣品放置區(qū)，包含TSV區(qū)域和非TSV區(qū)域，p8測溫點為放置樣品的銅板溫度測試點。

表3為銅板發(fā)射率和樣品發(fā)射率通過PT100，PT150和PT200溫度傳感器進行標(biāo)定的結(jié)果。從各個測溫點的標(biāo)定溫度可見，位于TSV區(qū)域的測溫點p1，p2和p3溫度下降最快，可見TSV中的金屬銅的傳熱最快，如圖9所示。

圖7 ?頂層芯片顯微鏡照片

圖8 ?底層芯片顯微鏡照片

表3 ?TSV熱分布分析表 ? ? ? ?

? ? ? ? ? ? ? ??

圖9 ?樣品的溫度分布（200 ℃）

3 ?結(jié) ?語

本文將未來主流的三維集成技術(shù)應(yīng)用于功率系統(tǒng)，在發(fā)熱量大和散熱難的雙重壓力下，重點對提供大功率輸出的高壓大電流功率器件進行熱可靠性設(shè)計，采用在芯片內(nèi)嵌入大量的硅通孔的散熱方式來疏導(dǎo)功率器件產(chǎn)生的熱量，保證器件有源區(qū)結(jié)溫低于極限安全結(jié)溫。以功率VDMOS器件為研究對象，以提高芯片的熱可靠性為目的，對三維功率MOSFET器件的結(jié)構(gòu)、布局及版圖進行設(shè)計，并通過多物理場仿真軟件Comsol和實驗流片驗證了該設(shè)計的正確性，該設(shè)計方法對三維功率系統(tǒng)的熱管理具有一定的指導(dǎo)意義。

參考文獻

[1] NEAMEN D A. Semiconductor physics and devices [M]. Beijing： Electronic Industry Press， 2010.

[2] LAU J H. Evolution and outlook of TSV and 3D IC/Si integration [C]// Proceedings of 2010 12th Electronics Packaging Technology Conference. Singapore： IEEE， 2011： 560?570.

[3] AKASAKA Y， NISHIMURA T. Concept and basic technologies for 3?D IC structure [C]// Proceedings of 1986 International Electron Devices Meeting. Los Angeles： IEEE， 1986： 488?491.

[4] 王喆垚.三維集成技術(shù)[M].北京：清華大學(xué)出版社，2014.

WANG Zheyao. Three?dimensional integration technology [M]. Beijing： Tsinghua University Press， 2014.

[5] 秦飛，王珺，萬里兮，等.TSV結(jié)構(gòu)熱機械可靠性研究綜述[J].半導(dǎo)體技術(shù)，2012，37（11）：825?831.

QIN Fei， WANG Jun， WAN Lixi， et al. Review on the thermal mechanical reliability of TSV structures [J]. Semiconductor technology， 2012， 37（11）： 825?831.

[6] 劉蕩.硅通孔熱應(yīng)力對于器件性能的影響的研究[D].西安：西安電子科技大學(xué)，2015.

LIU Dang. Research on the impacts of TSV induced thermal stress on device performance [D]. Xian： Xidian University， 2015.

[7] THOMPSON S E， SUN G， CHOI Y S， et al. Uniaxial?process?induced strained?Si： extending the CMOS roadmap [J]. IEEE transactions on electron devices， 2006， 53（5）： 1010?1020.

[8] VANDEVELDE B， OKORO C， GONZALEZ M， et al. Thermo?mechanics of 3D?wafer level and 3D stacked IC packaging technologies [C]// Proceedings of International Conference on Thermal， Mechanical and Multi?Physics Simulation and Experiments in Microelectronics and Micro?Systems. Freiburg im Breisgau： IEEE， 2008： 1?7.

[9] RYU S K， LU K H， JIANG T， et al. Effect of thermal stresses on carrier mobility and keep?out zone around through?silicon vias for 3?D integration [J]. IEEE transactions on device & materials reliability， 2012， 12（2）： 255?262.

[10] KUO C Y， SHIH C J， LU Y C， et al. Testing of TSV?induced small delay faults for 3?D integrated circuits [J]. IEEE transactions on very large scale integration systems， 2014， 22（3）： 667?674.

[11] 王鳳娟.基于硅通孔（TSV）的三維集成電路（3D IC）關(guān)鍵特性分析[D].西安：西安電子科技大學(xué)，2014.

WANG Fengjuan. Analysis of key characteristics of through?silicon?via （TSV） based three?dimensional integrated circuits （3D ICs） [D]. Xian： Xidian University， 2014.

[12] JAIN A， JONES R E， CHATTERJEE R， et al. Analytical and numerical modeling of the thermal performance of three?dimensional integrated circuits [J]. IEEE transactions on components and packaging technologies， 2010， 33（1）： 56?63.