胡惠文， 魏榕山

(福州大學(xué) 物理與信息工程學(xué)院，福建 福州 350116)

0 引 言

電容傳感器常應(yīng)用于濕度、壓力、位置等測(cè)量中，應(yīng)用范圍包括接觸和非接觸式開關(guān)技術(shù)，接近感應(yīng)及各種運(yùn)動(dòng)傳感器[1,2]。然而待測(cè)電容值一般為pF量級(jí)甚至是更小的量級(jí)，在很多情況下信號(hào)電容比測(cè)量電路中的寄生電容值要小得多，因此對(duì)電容值讀取電路要求比較高[3，4]。電容讀取電路的結(jié)構(gòu)有很多種，電容/頻率(capacitance/frequency,C/F)轉(zhuǎn)換,電容/電壓(capacitance/voltage,C/V)轉(zhuǎn)換,Sigma-Delta調(diào)制結(jié)構(gòu)等。Sigma-Delta(Σ-Δ)調(diào)制是近年來很受歡迎的一種技術(shù)，具有精度高、易于互補(bǔ)金屬氧化物半導(dǎo)體(complementary metal oxide semiconductor,CMOS)集成以及對(duì)模擬電路的精度要求不高等優(yōu)點(diǎn)[5]。

本文設(shè)計(jì)采用三階Sigma-Delta 調(diào)制器結(jié)構(gòu)作為電容讀取電路，待測(cè)電容器作為調(diào)制器的輸入電容值，直接將電容量轉(zhuǎn)換為數(shù)字碼流，即電容/數(shù)字轉(zhuǎn)換器(capacitance-to-digital converter,CDC)。

1 CDC

CDC和普通的Sigma-Delta調(diào)制器結(jié)構(gòu)類似，但不同的是CDC的輸入信號(hào)是變化的電容，而不是電壓。CDC首先將電容的變化量轉(zhuǎn)換為電荷信號(hào)，然后對(duì)電荷信號(hào)進(jìn)行Sigma-Delta調(diào)制，最后輸出1位的數(shù)字信號(hào)[6，7]。如圖1為電容傳感器系統(tǒng)框架，CX是傳感器的感應(yīng)電容， CDC采用比率測(cè)量法，輸入感應(yīng)電容CX和片內(nèi)0.4 pF參考電容的比值代表了傳感器輸出碼流密度，再由數(shù)字抽取濾波器對(duì)bs的量化噪聲進(jìn)行濾波處理并將其轉(zhuǎn)換為數(shù)字量Dout，該數(shù)字量可用來表征輸入感應(yīng)電容CX。

在許多情況下，由于待測(cè)感應(yīng)電容變化量相比其基線值小的多，直接轉(zhuǎn)換需要Sigma-Delta 調(diào)制器具有更高的過采樣率和更長(zhǎng)的轉(zhuǎn)換周期。所以，補(bǔ)償電容Coff和CX采用反相的方波激勵(lì)進(jìn)行驅(qū)動(dòng)，這樣電容讀取電路等效輸入電容為(CX-Coff)。在電容讀取電路達(dá)到同樣精度的情況下，則需要較小的過采樣率，一定程度上也降低了功耗[7]。

圖1 電容傳感器系統(tǒng)框架

1.1 電荷平衡原則

傳統(tǒng)Sigma-Delta調(diào)制器的基本操作原理是電荷守恒，CDC的工作原理是類似的，即在轉(zhuǎn)換周期內(nèi)，CX上的未知電荷和參考電容Cref上已知電荷是相互平衡的[8～10]。CDC的電荷平衡過程，如圖2所示三階Sigma-Delta調(diào)制器結(jié)構(gòu)。

圖2 三階Sigma-Delta調(diào)制器結(jié)構(gòu)

在對(duì)積分器進(jìn)行初始復(fù)位后，在每個(gè)轉(zhuǎn)換周期內(nèi)，一個(gè)正電壓VDD對(duì)(CX-Coff)進(jìn)行充電，同時(shí)一個(gè)電壓對(duì)Cref充電，而這個(gè)電壓極性取決于bs的極性。積分器在反饋環(huán)內(nèi)，其作用是控制參考電荷的極性，使積分器的輸出平均為零，即平均參考電荷的大小與輸入電荷相等

N·VDD(Cx-Coff)-μN(yùn)·VDD·Cref+

(1-μ)N·VDD·Cref=0

(1)

式中N為轉(zhuǎn)換周期，μ為碼流密度，由式(2)得到

(2)

由于Cref是固定電容，所以,輸入感應(yīng)電容CX可以由碼流密度μ精確表示。

1.2 三階Sigma-Delta調(diào)制器

電容傳感器常用于低功耗應(yīng)用中，為了獲得功耗優(yōu)化的CDC，Sigma-Delta調(diào)制器的過采樣率和轉(zhuǎn)換周期應(yīng)盡量小?；诟袘?yīng)電容大小的考慮，最小的過采樣率必須使得KT/C熱噪聲達(dá)到調(diào)制器13 bit分辨率相匹配的水平。因此本文采用250 kHz采樣頻率。

由于一階Sigma-Delta調(diào)制器需要更高的過采樣率才能將其量化噪聲減少到同等水平，所以,可以采用高階調(diào)制器來降低過采樣率，且應(yīng)該充分考慮高階調(diào)制器的有效輸入范圍，以防止積分器過載。一般來說，一階調(diào)制器為滿量程輸入，二階調(diào)制器的有效輸入范圍為±0.75Cref，三階調(diào)制器的有效輸入范圍進(jìn)一步縮小為±0.67Cref。在13 bit分辨率下，二階調(diào)制器需要400～500個(gè)轉(zhuǎn)換周期，三階調(diào)制器則需要100～200個(gè)周期。而更高階數(shù)的調(diào)制器轉(zhuǎn)換周期較低卻會(huì)增加電路復(fù)雜性。因此本文選擇三階調(diào)制器結(jié)構(gòu)。

本文調(diào)制器結(jié)構(gòu)為CIFF(cascade integrators with feedforward)結(jié)構(gòu)，此結(jié)構(gòu)減小了積分器擺幅，改善了調(diào)制器線性度。積分器各級(jí)系數(shù)如圖2所示，在有效輸入范圍內(nèi)，200個(gè)轉(zhuǎn)換周期達(dá)到13 bit精度。MATLAB系統(tǒng)建模仿真結(jié)果如圖3所示，有效輸入范圍內(nèi)，量化誤差均小于1/2 LSB。

圖3 系統(tǒng)量化誤差仿真結(jié)果

2 CDC電路實(shí)現(xiàn)

2.1 電流饑餓型OTA

CDC采用開關(guān)電容實(shí)現(xiàn)，由于電容并不消耗靜態(tài)功耗，電路的主要功耗主要集中在積分器中跨導(dǎo)運(yùn)算放大器。跨導(dǎo)運(yùn)算放大器作為核心模塊，其性能很大程度上影響了 CDC的性能。

圖4為基于反相器結(jié)構(gòu)的電流饑餓型OTA[11]，其輸入對(duì)管包括NMOS對(duì)和PMOS對(duì)，且只分布在2條支路上，每條支路上各有1/2電流，共消耗電流I。其電流利用效率為

(3)

圖4 電流饑餓型OTA

相比傳統(tǒng)的折疊式共源共柵OTA電流利用率提高了4倍，比套筒式提高了2倍，因此,這種結(jié)構(gòu)具有低功耗的優(yōu)勢(shì)。圖4中Ibias由偏置電流鏡像得到，尾電流由共模反饋電路調(diào)節(jié)。為了滿足第一級(jí)運(yùn)放至少70 dB直流增益的要求，圖5中PMOS和NMOS級(jí)聯(lián)結(jié)構(gòu)增加了OTA輸出阻抗，因而提高了增益。相比傳統(tǒng)反相器結(jié)構(gòu)的OTA容易受工藝變化而導(dǎo)致靜態(tài)工作點(diǎn)變化且直流增益較低的特性，該結(jié)構(gòu)有效改善了OTA性能?？紤]到OTA輸出擺幅必須滿足系統(tǒng)設(shè)計(jì)的要求,且該結(jié)構(gòu)OTA輸出擺幅由電源電壓和輸入對(duì)管閾值電壓決定。本文設(shè)計(jì)在SMIC 0.18 μm工藝，供電電壓2 V，輸入對(duì)管采用高閾值電壓管，第一級(jí)OTA輸出擺幅達(dá)到600 mV。

圖5 積分器兩種工作狀態(tài)

2.2 開關(guān)電容積分器

開關(guān)電容積分器由兩相非交疊時(shí)鐘控制，并采用自動(dòng)調(diào)零技術(shù)消除運(yùn)放的offset和1/f噪聲。圖5為積分器工作的兩種狀態(tài)[12，13]，當(dāng)工作在φ1時(shí)，如圖6，反相器切換到單位增益模式，反相器的輸入offset為VX對(duì)電容CC充電并儲(chǔ)存在該電容上。同時(shí)輸入電容CX被充電至電壓VDD。當(dāng)工作于φ2時(shí)，如圖6，電容CC與反相器的輸入保持串聯(lián)，積分電容Cint切換到負(fù)反饋路徑上。由于負(fù)反饋，VX大致保持在輸入offset水平，所以節(jié)點(diǎn)VG保持在信號(hào)地。此時(shí)電容CX上的電荷將全部轉(zhuǎn)移到積分電容Cint上。為了確保積分器精確settle，φ2的時(shí)長(zhǎng)相比于電荷轉(zhuǎn)移的時(shí)間常數(shù)必須大的多。

圖6 CDC電路結(jié)構(gòu)

2.3 CDC電路設(shè)計(jì)

圖6為CDC電路結(jié)構(gòu)圖，CDC采用全差分結(jié)構(gòu)[14]。補(bǔ)償電容Coff1和Coff2交叉耦合于感應(yīng)電容，使得第一級(jí)的有效輸入電容為(CX-Coff)[15,16]。參考電容Cref1和Cref2的驅(qū)動(dòng)方式與CX相同，但其與積分器連接的極性取決于輸出碼流，使得積分器平均輸出為0。為了擴(kuò)展輸入電容的范圍，設(shè)計(jì)感應(yīng)電容CX和補(bǔ)償電容Coff由7個(gè)二進(jìn)制比例的電容矩陣組成，其單位電容分別為64,32 fF，不同電容的選擇則由開關(guān)信號(hào)控制。

由于設(shè)計(jì)中CX最大可達(dá)到8 pF，即第一級(jí)積分器的負(fù)載較大，為了保證第一級(jí)積分器精確settle，第一級(jí)運(yùn)放要有足夠的擺率，因而，第一級(jí)運(yùn)放支路電流必須足夠大，本設(shè)計(jì)第一級(jí)運(yùn)放共消耗12 μA電流，是電路所有模塊功耗最大的，直流增益78 dB，不同工藝參數(shù)、溫度下直流增益都能達(dá)到75 dB以上，符合設(shè)計(jì)預(yù)期。圖6中第二級(jí)和第三級(jí)積分器同樣采用電流饑餓型OTA，消耗電流分別為0.6,0.3 μA，一位的量化器由動(dòng)態(tài)比較器實(shí)現(xiàn)，并由一個(gè)前置放大器和一個(gè)動(dòng)態(tài)鎖存器組成，其電流消耗為0.3 μA。

3 電路仿真與驗(yàn)證

采用SMIC 0.18 μm工藝，利用Spectre仿真工具進(jìn)行了仿真與驗(yàn)證。圖7為調(diào)制器輸出碼流頻譜，可以看出調(diào)制器實(shí)現(xiàn)了3階噪聲整形功能。在0.8 ms的轉(zhuǎn)換時(shí)間內(nèi)(200周期)，相對(duì)于補(bǔ)償電容Coff，±260 fF等效輸入電容下，三階調(diào)制器實(shí)現(xiàn)了13 bit精度。通過設(shè)置Coff電容矩陣，輸入電容的可測(cè)范圍可達(dá)到0～8 pF。在2 V供電電壓下，CDC電路總共消耗電流18.6 μA。為了完整描述CDC的性能，將調(diào)制器輸出碼流通過MATlAB濾波處理，并將數(shù)字輸出Dout擬合為相應(yīng)的電容值Cout。

圖7 輸出碼流頻譜

圖8為不同補(bǔ)償電容下，CDC等效輸入電容與電容Cout的關(guān)系，圖中曲線輸入與輸出電容較為對(duì)應(yīng)，輸入—輸出電容具有良好的線性度。

圖8 輸入—輸出電容曲線

4 結(jié)束語

本文基于SMIC 0.18 μm工藝設(shè)計(jì)的CDC電路，電路結(jié)構(gòu)簡(jiǎn)單，在盡量降低整體功耗的前提下 ，能夠?qū)崿F(xiàn)較大范圍電容檢測(cè)，并實(shí)現(xiàn)較好的線性度，適用于濕度檢測(cè)。