胡志杰

摘要：本設(shè)計(jì)提出了一種基于RISC-V指令集架構(gòu)的SOC低功耗模式設(shè)計(jì)。該設(shè)計(jì)適用于小型、移動(dòng)的處理器芯片，以及對(duì)低功耗模式需求越來(lái)越高的人工智能應(yīng)用芯片。本設(shè)計(jì)分為低頻模式、睡眠模式、停機(jī)模式。本設(shè)計(jì)通過(guò)VCS+VERDI聯(lián)調(diào)仿真，觀察整體設(shè)計(jì)的波形，通過(guò)VIVADO軟件對(duì)不同工作模式下的電路綜合分析。經(jīng)過(guò)計(jì)算，處理器在三種不同工作模式下的功耗分別降低了正常模式下的4%、8%、63%。在FPGA板的功耗測(cè)試中，睡眠模式下FPGA板整體功耗降低了正常模式下的19%功耗。

關(guān)鍵詞：時(shí)鐘控制;低功耗;降頻模式;睡眠模式;停機(jī)模式

中圖分類號(hào)：TP216 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2019）02-0179-02

隨著微電子技術(shù)的發(fā)展，在物聯(lián)網(wǎng)和嵌入式領(lǐng)域，RISC-V指令集架構(gòu)開始廣泛地被應(yīng)用。基于學(xué)習(xí)與研究的目的，本設(shè)計(jì)著手于國(guó)內(nèi)開源的處理器軟核蜂鳥E203處理器，對(duì)以往低功耗模式的研究分析后進(jìn)行改進(jìn)，提出一種新的低功耗模式的方案[1-3]。

1 低功耗模式設(shè)計(jì)基礎(chǔ)

在蜂鳥的E203處理器核是一種超低功耗的2級(jí)流水線處理器核，它本身沒(méi)有設(shè)計(jì)針對(duì)SOC本身的低功耗模式。因此本設(shè)計(jì)主要圍繞蜂鳥E203的低功耗模式方案討論。

蜂鳥E203 SOC的時(shí)鐘域分為常開域、主域與調(diào)試域三部分。其中常開域主要是采用的是來(lái)自處理器外部的低速時(shí)鐘，時(shí)鐘頻率為32.768 KHz。主域的時(shí)鐘主要包含了整個(gè)芯片的主體部分，此部分時(shí)鐘主要是供給處理器核、總線部分以及SOC部分的外設(shè)。

2 低功耗模式設(shè)計(jì)方案

一般來(lái)講，芯片的總功耗為靜態(tài)功耗與設(shè)計(jì)的動(dòng)態(tài)功耗的總和。而靜態(tài)功耗的數(shù)值為器件靜態(tài)功耗與設(shè)計(jì)的靜態(tài)功耗之和。其中器件靜態(tài)功耗為器件上電的時(shí)候，還沒(méi)有設(shè)置數(shù)值時(shí)的晶體管泄露功率。設(shè)計(jì)靜態(tài)功耗為器件被設(shè)置時(shí)，在沒(méi)有切換電路數(shù)值的狀態(tài)下的功耗。而設(shè)計(jì)中的動(dòng)態(tài)功耗是用戶控制電路過(guò)程中，電路切換活動(dòng)得出的平均功耗。

對(duì)于降頻模式設(shè)計(jì)來(lái)說(shuō)，主要是面向主域進(jìn)行處理。通過(guò)時(shí)鐘控制模塊，向SOC頂層模塊、CPU（Central Processing Unit）頂層模塊、CORE頂層模塊、GPIO（General Purpose Input Output）等外設(shè)及處理器控制器模塊進(jìn)行時(shí)鐘轉(zhuǎn)換。如圖1所示，其中freq_redu_ena信號(hào)是指的降頻模式下的降頻使能信號(hào)，以波形圖中的處理器時(shí)鐘信號(hào)inspect_core_clk為參考對(duì)象，在降頻使能到來(lái)之時(shí)，降低整體SOC的時(shí)鐘頻率。其中，sleep_ena信號(hào)是SOC的睡眠模式下的使能信號(hào)，在睡眠模式使能到來(lái)之時(shí)，整體的處理器高頻時(shí)鐘在睡眠模式下關(guān)閉時(shí)鐘，但是處理器的各級(jí)使能仍然存在。

本設(shè)計(jì)下的睡眠模式在sleep_ena睡眠信號(hào)到來(lái)之時(shí)，由時(shí)鐘控制模塊輸出到處理器的SOC頂層模塊、CPU頂層模塊、CORE頂層模塊，然后通過(guò)控制譯碼模塊與執(zhí)行模塊中的WFI（Wait For Interruption）指令實(shí)行，實(shí)現(xiàn)整體的睡眠模塊功能設(shè)計(jì)。在停機(jī)模式下，停機(jī)模式使能信號(hào)shut_down_ena與shut_down_wfi_ena信號(hào)分別通過(guò)時(shí)鐘控制單元輸出到SOC頂層模塊、CPU頂層模塊與CORE頂層模塊之中，shut_down_ena使能信號(hào)需要在整體時(shí)鐘信號(hào)停止之時(shí)，調(diào)用WFI指令先進(jìn)入睡眠模式，同時(shí)在睡眠模式中由于多周期指令的存在，執(zhí)行階段的時(shí)鐘是常開的，因此需要在一段時(shí)間之后通過(guò)shut_down_wfi_ena使能信號(hào)關(guān)閉，更大程度上降低功耗。在停機(jī)模式下，所有時(shí)鐘控制模塊下的時(shí)鐘全部關(guān)閉，外部低頻時(shí)鐘域外部高頻時(shí)鐘全部隔開，外部低頻模式下的常開域時(shí)鐘域外部高頻模式下的主域時(shí)鐘也全部關(guān)閉，等待實(shí)時(shí)計(jì)數(shù)器或者中斷的喚醒，繼續(xù)工作。

3 設(shè)計(jì)結(jié)果分析

如圖2所示，停機(jī)模式下，功耗是正常模式下的36%，也就是說(shuō)停機(jī)模式下，理論上可以降低原來(lái)的64%的功耗。在降頻模式下，功耗是正常模式下的96%，可以說(shuō)，在較低頻率的時(shí)鐘下，穩(wěn)定狀態(tài)下相比于正常模式下的功耗減少了4%。在睡眠模式下，功耗是正常模式下的91%，可以說(shuō)，在睡眠模式的時(shí)鐘下，穩(wěn)定狀態(tài)下相比于正常模式下的功耗減少了9%。

如圖3所示，是在FPGA板上運(yùn)行的結(jié)果，該板為ARTIX A7板，可以看出，燒錄軟核，跑LED燈之時(shí)，正常模式下電流為0.18A，電壓為5V。此時(shí)功耗包括整個(gè)FPGA板上的SOC功耗部分與其它未涉及但是開發(fā)板實(shí)際上是處于供電狀態(tài)下的功耗。在睡眠模式與降頻模式下，整體開發(fā)板處于低頻時(shí)鐘控制下，包括處理器核的執(zhí)行階段也是降頻模式，在雙重低功耗模式下，開發(fā)板可以降低功耗達(dá)到原來(lái)的19%，這一部分的數(shù)據(jù)是極為可觀的，也就是說(shuō)隨著處理器電路工作量越大，降頻模式與睡眠模式所帶來(lái)的低功耗百分比越大。

4 結(jié)語(yǔ)

本文提出的SOC低功耗模式設(shè)計(jì)，解決了蜂鳥E203處理器核進(jìn)一步降低功耗的工作模式設(shè)計(jì)，使得其更加適用于低功耗與小面積方面的應(yīng)用場(chǎng)景，特別是在物聯(lián)網(wǎng)與嵌入式領(lǐng)域。

參考文獻(xiàn)

[1] 史興強(qiáng)，范學(xué)仕.一種SoC低功耗模式設(shè)計(jì)與實(shí)現(xiàn)[J].電子與封裝，2018，18（2）：40-45.

[2] 郭濤，張修欽，羅軍.一種基于SoC的低功耗設(shè)計(jì)[J].集成電路應(yīng)用，2018，35（7）：22- 24.

Low Power Mode Design of RISC-V Processor

HU Zhi-jie

（College of Physics and Information Engineering， Fuzhou University， Fuzhou Fujian? 350116）

Abstract：This design presents a low power mode design of SOC based on RISC-V instruction set architecture. This design is suitable for small， mobile processor chips， and artificial intelligence application chips with increasing demand for low power mode. This design is divided into low-frequency mode， sleep mode， shutdown mode. Through VCS + VERDI simulation， the design observes the waveform of the overall design， and comprehensively analyses the circuit under different working modes by VIVADO software. After calculation， the power consumption of the processor in three different working modes is reduced by 4%， 8% and 63% respectively in the normal mode. In the power consumption test of the FPGA board， the overall power consumption of the board in sleep mode is reduced by 19% in normal mode.

Key words：clock control; low power consumption; down frequency mode; sleep mode; shutdown mode