姚夢(mèng)茹，胡永兵，李 慧

(安徽大學(xué) 計(jì)算智能與信號(hào)處理教育部重點(diǎn)實(shí)驗(yàn)室，安徽 合肥 230601)

0 引 言

伴隨電子與通信技術(shù)的發(fā)展，數(shù)字音頻[1]廣播、多媒體通信等這些數(shù)字音頻處理技術(shù)在人們的生活中產(chǎn)生了深遠(yuǎn)影響，并且在社會(huì)中得到了廣泛應(yīng)用。所謂數(shù)字音頻技術(shù)[2]是指把模擬聲音信號(hào)通過采樣、量化和編碼過程轉(zhuǎn)換成數(shù)字信號(hào)，然后再進(jìn)行記錄、傳輸以及其他加工處理；在重放時(shí)再將這些記錄的數(shù)字音頻信號(hào)還原為模擬信號(hào)，獲得連續(xù)的聲音。數(shù)字音頻技術(shù)的應(yīng)用領(lǐng)域包括消費(fèi)電子類數(shù)字音響設(shè)備、樂器調(diào)音、廣播節(jié)目制作系統(tǒng)、多媒體應(yīng)用、廣播電視數(shù)字化等。其中調(diào)音器的應(yīng)用比較廣泛。市面上的樂器聲音識(shí)別調(diào)音器雖然小巧便攜，但是實(shí)時(shí)性和準(zhǔn)確性卻不高，而且現(xiàn)有的調(diào)音器的種類比較少，比較常見的是吉他調(diào)音器。

為了提高識(shí)別準(zhǔn)確率，使識(shí)別設(shè)備小型化，基于FPGA[3]中的Avalon總線[4]技術(shù)和快速傅里葉變換算法[5-6]，設(shè)計(jì)實(shí)現(xiàn)了一種實(shí)時(shí)高效的音頻頻譜分析系統(tǒng)，實(shí)時(shí)完成各種音樂信號(hào)的采集與分析，克服傳統(tǒng)調(diào)音器的限制。

1 系統(tǒng)總體方案

音頻頻譜顯示系統(tǒng)是基于Nios II系統(tǒng)[7]實(shí)現(xiàn)的。整個(gè)系統(tǒng)硬件框圖如圖1所示，包括ADC模塊、LCD模塊、RAM模塊、Nios II系統(tǒng)模塊。其中Nios II是核心，與各外圍電路形成完整的主控系統(tǒng)。

音頻頻譜顯示系統(tǒng)的結(jié)構(gòu)框圖以及系統(tǒng)總體方案示意如圖1所示。

圖1 系統(tǒng)總體方案示意

2 系統(tǒng)硬件設(shè)計(jì)

整個(gè)系統(tǒng)硬件框圖如圖2所示。其中信號(hào)采集與信號(hào)轉(zhuǎn)換模塊主要由芯片WM8731實(shí)現(xiàn)，主要是對(duì)輸入的音頻信號(hào)進(jìn)行A/D轉(zhuǎn)換，輸出數(shù)字信號(hào)到FPGA主芯片，以便對(duì)其進(jìn)行快速傅里葉變換。時(shí)鐘模塊為系統(tǒng)各個(gè)模塊的功能實(shí)現(xiàn)提供穩(wěn)定的時(shí)鐘信號(hào)。電源模塊為系統(tǒng)的正常運(yùn)行提供穩(wěn)定的電源輸入。JTAG配置模塊為系統(tǒng)的代碼測(cè)試提供幫助。LCD模塊就是顯示音樂信號(hào)經(jīng)過處理后的音頻頻譜，能有直觀清晰的頻譜感受。

圖2 系統(tǒng)硬件設(shè)計(jì)框圖

系統(tǒng)使用的FPGA芯片是Cyclone IV E。Altera公司的新型Cyclone IV系列[8]FPGA設(shè)備在低成本和低功率FPGA市場(chǎng)上已經(jīng)整合了Cyclone系列。Cyclone IV具有高容量性能，能夠很好地應(yīng)用于程序設(shè)計(jì)，使系統(tǒng)開發(fā)者在降低成本的同時(shí)，又能滿足逐漸變大的帶寬需求。FPGA外圍電路設(shè)計(jì)主要包括：配置下載電路、時(shí)鐘電路、A/D轉(zhuǎn)換電路。文中設(shè)計(jì)采用了JTAG下載配置[9]方式。時(shí)鐘模塊使用的芯片是PCF8563，該模塊結(jié)合PLL的IP核將板卡自帶的50 MHz單端有源晶振倍頻或分頻成多個(gè)不同時(shí)鐘，給各個(gè)模塊使用。其中WM8731的I2C配置模塊使用50 MHz時(shí)鐘；WM8731的I2S轉(zhuǎn)換模塊使用18.38 MHz時(shí)鐘；FFT計(jì)算IP使用18.38 MHz時(shí)鐘；TFT_LCD顯示軟件則使用40 MHz時(shí)鐘。A/D轉(zhuǎn)換模塊使用的是WM8731音頻編解碼芯片。WM8731帶有麥克風(fēng)輸入，音頻輸入和音頻輸出端口，音頻采樣率從8 kHz到96 kHz可設(shè)置。該芯片使用I2S接口傳輸音頻，使用I2C接口接受FPGA的控制。

3 FPGA程序設(shè)計(jì)

FPGA程序設(shè)計(jì)是系統(tǒng)的核心，該設(shè)計(jì)中使用Verilog HDL[10]語言采用自上而下的設(shè)計(jì)方法，頂層模塊包含四個(gè)功能模塊，分別是音頻采集與編解碼模塊、FIFO緩存模塊、FFT數(shù)據(jù)處理模塊、TFT_LCD頻譜顯示模塊。各功能模塊在Altera公司的Quartus II 13.0軟件下采用Verilog HDL語言設(shè)計(jì)完成，并在Modelsim軟件下編寫Testbentch進(jìn)行仿真測(cè)試。

3.1 音頻采集與編解碼

該模塊為通過兩線制的時(shí)序?qū)慦M8731的寄存器，在該系統(tǒng)中，數(shù)據(jù)訪問采用16位分辨率和I2S模式。在I2S模式下，ADC輸出數(shù)據(jù)的時(shí)序如圖3所示。有效數(shù)據(jù)在adclrc發(fā)生電平變化后的第二個(gè)bclk電平發(fā)生變化的位置。adclrc是校準(zhǔn)時(shí)鐘，用來表明是使用左聲道數(shù)據(jù)還是右聲道數(shù)據(jù)。當(dāng)adclrc變成低電平時(shí)，輸出的是左聲道數(shù)據(jù)，反之，當(dāng)adclrc為高電平時(shí)說明輸出的是右聲道數(shù)據(jù)。位時(shí)鐘是bclk，在它的下降沿時(shí)會(huì)輸出一個(gè)新數(shù)據(jù)，最先輸出的是最高有效位。

圖3 I2S模式下ADC/DAC數(shù)據(jù)時(shí)序

3.2 FFT數(shù)據(jù)處理模塊

該系統(tǒng)使用了兩種加窗算法[11-12]，分別是矩形窗和漢寧窗。由于采樣的時(shí)候，每次至少采樣128個(gè)點(diǎn)，然后對(duì)12個(gè)點(diǎn)進(jìn)行FFT處理，這相當(dāng)于加入了矩形窗；漢寧窗的作用是能有效壓低旁瓣。在程序中，對(duì)于采集過來的時(shí)域信號(hào)分別進(jìn)行加窗，程序如下所示：

void win hanning(long int win[])

{

int i;

for(i=0;i<512;i++)

{

win[i]=(long int)win[i]*hcos[i]);

}

}

其中，hcos[]是加窗的系數(shù)數(shù)組，在初始化已經(jīng)進(jìn)行計(jì)算，程序如下：

for(i=0;i<512;i++)

{

hcos[i]=0.5-0.5*cos(0.012 271 85*i);

}

3.3 LCD顯示模塊

LCD控制器[13]是非常重要的外圍片上設(shè)備，通過LCD控制器來完成處理器對(duì)顯示驅(qū)動(dòng)器的控制，最終完成LCD屏的點(diǎn)亮操作。因?yàn)長(zhǎng)CD顯示驅(qū)動(dòng)器僅僅是一個(gè)被動(dòng)系統(tǒng)，所以還需要有一個(gè)控制電路來提供驅(qū)動(dòng)系統(tǒng)所需要的掃描時(shí)序信號(hào)以及顯示數(shù)據(jù)。通過對(duì)LCD控制器進(jìn)行操作，處理器完成對(duì)LCD顯示設(shè)置掃描時(shí)序和寫入顯示數(shù)據(jù)，從而實(shí)現(xiàn)對(duì)LCD的顯示。

4 NIOS II系統(tǒng)的搭建

該課題的核心是在FPGA芯片上設(shè)計(jì)一個(gè)基于Nios II的音頻頻譜分析系統(tǒng)，利用Qsys[14-15]將處理器、存儲(chǔ)器以及其他外設(shè)模塊連接起來構(gòu)成一個(gè)完整的系統(tǒng)。在該系統(tǒng)中，使用了已有的外設(shè)IP核模塊，也構(gòu)造了自己的IP核模塊。該系統(tǒng)由Nios II處理器、onchip_memory、jtag_uart、fifo、fft等模塊組成，如圖4所示。

使用MegaWizard插件管理器來創(chuàng)建和修改含有定制IP核的設(shè)計(jì)文件，并且在設(shè)計(jì)文件中例化IP核?？梢岳肕egaWizard插件管理器來創(chuàng)建、定制與例化IP核、參數(shù)化模型庫(LPM)模塊，并且可以在Quartus II軟件、EDA設(shè)計(jì)的入口和綜合工具中使用IP核。該系統(tǒng)配置了PLL、FIFO、RAM、FFT的IP核，從而搭建出了Nios II系統(tǒng)。

5 系統(tǒng)測(cè)試

針對(duì)系統(tǒng)中的核心模塊——音頻編解碼模塊進(jìn)行測(cè)試。當(dāng)把系統(tǒng)程序下載到電路板上之后，用Quartus II軟件自帶的SignalTap邏輯分析儀對(duì)WM8731的數(shù)據(jù)接口模塊進(jìn)行邏輯分析，抓捕信號(hào)，結(jié)果如圖5所示。觀察波形可知，當(dāng)16位的輸入數(shù)據(jù)信號(hào)DATA_In開始傳輸16位的數(shù)據(jù)時(shí)，輸出數(shù)據(jù)信號(hào)DATA_In隨即也開始輸出16位的數(shù)據(jù)，可知該模塊能完成信號(hào)的轉(zhuǎn)化，并能正常輸出數(shù)據(jù)信號(hào)。

圖4 Nios II系統(tǒng)的搭建

圖5 WM8731模塊的時(shí)序

實(shí)物顯示頻譜圖如圖6所示?？梢钥吹捷斎氩煌囊魳沸盘?hào)，頻譜圖顯示有明顯不同，達(dá)到了預(yù)期效果。

圖6 實(shí)物顯示

由圖6可以看出，輸入的音樂信號(hào)的音調(diào)發(fā)生變化，屏幕上顯示的音頻頻譜隨之實(shí)時(shí)變化，達(dá)到了預(yù)設(shè)效果。

6 結(jié)束語

基于FPGA中的Avalon總線技術(shù)和快速傅里葉變換算法，設(shè)計(jì)實(shí)現(xiàn)了一種實(shí)時(shí)高效的音頻頻譜分析系統(tǒng)。該系統(tǒng)可以實(shí)時(shí)完成各種音樂信號(hào)的識(shí)別與分析，克服了傳統(tǒng)的調(diào)音器的限制，可以對(duì)多種樂器進(jìn)行調(diào)音，大大提高了樂器的音準(zhǔn)并克服了一種調(diào)音器只能調(diào)節(jié)一種樂器的限制，提高了調(diào)音器的使用率，具有實(shí)際應(yīng)用價(jià)值。系統(tǒng)測(cè)試運(yùn)行工作穩(wěn)定，實(shí)現(xiàn)了預(yù)期設(shè)計(jì)的功能。