汪少波，林福江

(中國科學技術大學 信息科學技術學院，安徽 合肥 230026)

0 引言

當今社會，隨著信息量的驟增，對數(shù)據(jù)傳輸速度的要求越來越高。而在高速傳輸系統(tǒng)中，高速信號的發(fā)送和接收電路起著至關重要的作用。而多種與頻率相關的非理想特性，嚴重限制了系統(tǒng)頻率[1]。由于四階脈沖幅度調制(Four-level Pulse Amplitude Modulation,PAM4) 每一個碼元可以攜帶2倍于不歸零碼調制(Non Return to Zero,NRZ)的信息量，因此PAM4調制方式越來越受到青睞。

目前，PAM4發(fā)射器的理論研究已經取得很多成果，高速與低功耗發(fā)射器均有優(yōu)秀設計[2]。然而其在市場上仍然不能夠完全替代NRZ調制器。主要原因在于以下兩點：一是目前的設計輸出擺幅較小，4個符號電平降低了符號電位差值，增加了判決難度。更大輸出擺幅的PAM4發(fā)射器迫切地被需求，以此來獲得更大的輸出眼高，減小誤碼率。二是傳統(tǒng)的開關邏輯存在交叉切換，導致輸出存在暫態(tài)誤碼，進一步惡化輸出眼圖。本文針對這兩大缺陷，設計了一款超大輸出擺幅的PAM4發(fā)射器，并且將傳統(tǒng)的兩條支路抽取電流方案改為三支路抽取，從而改變了開關邏輯，消除了開關交叉切換帶來的暫態(tài)誤碼。

1 設計方案

1.1 整體架構設計

本文所設計的超大輸出擺幅5 Gb/s PAM4發(fā)射器整體架構如圖1所示。其結構按照信號流向主要包括以下4個部分：譯碼器、單端轉差分電路、緩沖器和驅動電路。兩路數(shù)據(jù)信號D0、D1首先經譯碼器譯碼產生3路開關控制信號，再由單端轉差分電路分別生成3組互補開關控制信號，再使用一個緩沖器增加3對控制信號的驅動能力，最終控制主驅動電路產生四階脈沖幅度調制。

圖1 總體結構框圖

1.2 譯碼器

譯碼器輸入為2 bit的并行信號，譯碼輸出為3路開關信號。以2 bit信號的4種狀態(tài)為輸入，經譯碼控制3條電流支路的通斷，控制輸出的4個電平值。其邏輯結構由電路真值表決定，如表1所示。

表1 支路開關信號真值表

根據(jù)上述真值表，當D1和D0同時為低電平時，輸出電壓為最低值1 V，流過電光調制器的電流為最小值20 mA，此時3條支路電流全部為零，3組開關全部為低電平。每導通一條支路，輸出電流增加30 mA，輸出電壓增加1.5 V。另外兩種狀態(tài)依次類推。根據(jù)上述真值表，得到譯碼電路可設計為：

S3=D1+D0

(1)

S2=D1

(2)

S1=D1D0

(3)

本設計工作頻率為2.5 GHz，上述邏輯門電路采用靜態(tài)CMOS門電路即可滿足速度要求。

1.3 單端轉差分電路

差分電路具有更好的抗干擾能力，并且差分開關能夠避免電流源支路完全關斷而導致的電流重新建立。所以驅動電路采用差分結構既能獲得更高的精度，又能大幅度提升驅動電路切換速度。由譯碼器產生的3路開關信號需要轉變成3組差分信號，所以電路設計中必須包含單端轉差分電路。

然而，傳統(tǒng)的單端轉差分電路必須包含一個運算放大器，如圖2所示。在本設計中，系統(tǒng)工作頻率高達2.5 GHz，要求在這個頻率下運放增益足夠大，仍可被視為理想運放，則運放增益帶寬積需大于100 GHz。設計該運放將消耗極大功率，并且設計難度也非常高。本文提出一種專用于互補開關信號產生電路，能夠避免使用運算放大器。電路由非交疊時鐘、鎖存器和緩沖器組合而成，電路結構如圖3所示。非交疊時鐘可將單端輸入信號變換輸出為一對相位差接近180°、占空比接近相等的輸出信號。由非交疊時鐘輸出的互補信號相位差偏離180°過多，并且3路開關信號存在鏈路延時差異，會加長輸出狀態(tài)切換時間，所以設計鎖存電路對3對開關信號進行同步，并進一步減小非交疊時鐘輸出信號的相位差。

圖2 傳統(tǒng)單端轉差分電路

圖3 專用單端轉差分電路

鎖存電路在CLK為低電平時，處于保持狀態(tài)，驅動電路的控制信號不會變化；在CLK為高電平時開關信號的變化才能經鎖存器傳遞到驅動電路。所以可以通過CLK信號對3對開關信號進行同步。最后再利用緩沖器充放電回路不同，分別設計PMOS管和NMOS管尺寸，以此控制每一對開關信號交越電平，即可最大限度地減小開關切換時間，提升驅動電路速度。

1.4 驅動電路

驅動電路電路圖如圖4所示。在2.5 GHz的高頻情況下，要求電路輸出擺幅達到超高的4.5 V。大的輸出電壓擺幅要求大的調制電流，而大的調制電流需要尺寸很大的MOS管，但是大的MOS管尺寸會降低電路速度[3]。本設計中速度與超大擺幅之間的矛盾是設計過程中的重要難點。本文采用了以下三種方法提升系統(tǒng)速度[4]：

(1)增加并聯(lián)電感以銳化方波邊緣，提升狀態(tài)轉換速度。有無并聯(lián)電感結構分別如圖5(a)和圖5(b)所示。

圖4 驅動電路原理圖

圖5 有無并聯(lián)電感電路原理圖

如圖5(b)所示，無電感峰化時傳遞函數(shù)為：

(4)

有電感峰化時的傳遞函數(shù)為：

(5)

令：

(6)

則可得到：

(7)

由式(7)可知，改變k值可以獲得不同的帶寬擴展。

(2)驅動電路采用低壓共源共柵電流鏡偏置，如圖4所示。由于輸出端最低電壓僅為1 V，采用傳統(tǒng)的層疊式共源共柵(cascode)電流鏡會導致MOS管過驅動電壓很低，需要很大尺寸才能產生所需調制電流。而過大的尺寸會增大輸出端與電流源支路之間的耦合效應，使得MOS管柵極會抽取較大電流，加長暫態(tài)過程，降低狀態(tài)切換速度。低壓差結構可以有效地提高MOS管過驅動電壓，從而減小管子尺寸，提高速度。另一方面，獨立給予共柵管柵極偏置電壓，可以避免柵極抽取偏置電流，防止暫態(tài)時間加長。

(3)本文創(chuàng)造性地提出采用3條電流支路代替?zhèn)鹘y(tǒng)的兩條電流支路方案，能夠有效地提高速度并改善眼圖。傳統(tǒng)兩支路PAM4發(fā)射器開關信號真值表如表2所示。從表2中可見，兩支路方案，開關狀態(tài)會經歷從(0,1)到(1,0)的轉變，而在此轉變中，必會經歷(0,0)或(1,1)的暫態(tài)過程。但(0,0)或(1,1)均代表著另一種狀態(tài)，尤其是(0,0)狀態(tài)會導致電平朝相反的方向變化。這種現(xiàn)象會顯著地加長電平切換時間。同樣，從(1,0)到(0,1)的狀態(tài)切換過程也存在著相同的問題[5]。本文采用3條電流支路來實現(xiàn)四電平調制，從表1可知，3路開關不存在交叉切換，杜絕了上述問題，提升了速度并改善了輸出眼圖。

表2 兩支路方案開關信號真值表

圖6 高精度基準電流源

1.5 高精度電流源

支路電流精度直接決定輸出電壓精度，也就影響著線性度和眼圖。所以本文要求電流源精度很高。目前的高精度電流源普遍采用帶隙基準電壓經電壓電流轉換電路產生，電路原理如圖6所示。

帶隙基準電壓經運算放大器隔離后加到電阻R上，以此產生基準電流源，其值為：

(8)

由于Vref是由帶隙基準產生的，其基本上不受工藝、溫度、電源電壓的影響，因此由此得到的基準電流源精度很高。改變電阻R的值，就可以得到想要的基準電流值。下面介紹帶隙基準電壓源電路。

本文采用的帶隙基準電壓源電路如圖7所示。

圖7 帶隙基準電壓源電路

此電路結構沒有使用運算放大器，所以沒有運放帶來的失調等非理想效應，并且大幅降低基準源電路所需功耗。PMOS管尺寸相同，所以3條支路電流相等，NMOS管尺寸也相等，所以Vx=Vy，那么由Q1和Q3的VBE差值即可在R1上產生電流I。此電流經PMOS電流鏡復制到電阻R2上形成電壓差，并與VBE2疊加得到所需的基準電壓輸出。其值推導過程如下：

IR1=VBE1-VBE3=VTln8

(9)

于是可以得到輸出基準電壓為：

(10)

其中，VBE2是負溫度系數(shù)，VT是正溫度系數(shù)，適當?shù)剡x擇R1和R2的值就可以獲得零溫度系數(shù)電壓。

帶隙基準電路存在著簡并偏置點，所以需要啟動電路使電路脫離此狀態(tài)并進入正常工作狀態(tài)。圖7給出了一種啟動電路。

2 仿真結果

本文設計了一種超大擺幅5 Gb/s PAM4發(fā)射器。發(fā)射器的供電電壓為6.5 V，圖8為發(fā)射器的輸出電平波形圖。其單端輸出的最大電壓擺幅為4.5 V，電壓紋波小于50 mV時，可獲得的穩(wěn)定電平時間大于220 ps。電壓過沖小于500 mV。圖9為發(fā)射器輸出眼圖。眼圖高度為1.445 V，眼圖寬度為360 ps。本文所設計的PAM4發(fā)射器與近年來發(fā)表的文獻設計參數(shù)對比如表3所示[6]。

圖8發(fā)射器輸出電平波形圖

圖9 發(fā)射器輸出眼圖

文獻工藝/nm電源電壓/V比特速率/(Gb/s)單端輸出擺幅/mV功耗/mW文獻[1]651.24045036文獻[2]28145650120文獻[5]90120-103文獻[6]651.260250290本文1306.554 500845

3 結論

基于GlobalFoundries 130 nm SOI CMOS工藝，本文設計了一種超高電壓擺幅的PAM4發(fā)射器。采用的3支路電流源方案能夠避免開關信號交叉切換，從而使交叉切換帶來的額外切換時間被移除，有效地提高發(fā)射器速度并改善眼圖的眼寬。其4.5 V超高的單端輸出擺幅能夠極大地增大眼圖的眼高，減小誤碼率。