(北京空間飛行器總體設(shè)計(jì)部，北京 100094)

星間通信及距離測(cè)量是實(shí)現(xiàn)衛(wèi)星組網(wǎng)編隊(duì)飛行及自主定軌的關(guān)鍵技術(shù)。測(cè)距精度直接影響自主定軌精度，最終影響終端用戶的定位精度。雙向單程測(cè)距體制(DOW)要求發(fā)送端和接收端嚴(yán)格按照統(tǒng)一的時(shí)鐘節(jié)拍進(jìn)行信號(hào)的發(fā)送與接收，即要求發(fā)送端按照本星時(shí)頻單元輸出秒脈沖的上升沿發(fā)送測(cè)距信號(hào)，接收端按照本星時(shí)頻單元輸出秒脈沖的上升沿(秒脈沖上升沿即為測(cè)距時(shí)刻)采樣測(cè)距信號(hào)，計(jì)算傳播延時(shí)產(chǎn)生偽距測(cè)量。但是由于測(cè)距接收機(jī)中跟蹤測(cè)量FPGA的工作時(shí)鐘與時(shí)頻單元的時(shí)鐘非同源，所以跟蹤測(cè)量FPGA依據(jù)工作時(shí)鐘計(jì)數(shù)形成的秒脈沖上升沿會(huì)早于或晚于時(shí)頻單元秒脈沖的上升沿，又由于兩個(gè)時(shí)鐘的異步關(guān)系，也不可以用時(shí)頻單元秒脈沖上升沿直接對(duì)測(cè)距信號(hào)進(jìn)行采樣(FPGA內(nèi)部會(huì)產(chǎn)生亞穩(wěn)態(tài))，所以需要測(cè)量出這兩個(gè)脈沖之間的時(shí)間差來(lái)對(duì)測(cè)距值進(jìn)行修正。經(jīng)調(diào)研，目前國(guó)內(nèi)外測(cè)量?jī)蓚€(gè)脈沖時(shí)間差方法[1]包括直接計(jì)數(shù)法，模擬內(nèi)插法、延遲內(nèi)插法、不同長(zhǎng)度導(dǎo)線測(cè)量法及游標(biāo)法等。

(1)直接計(jì)數(shù)法，用高速時(shí)鐘對(duì)這兩個(gè)脈沖進(jìn)行采樣，測(cè)量?jī)蓚€(gè)脈沖之間的時(shí)鐘個(gè)數(shù)。本方法測(cè)量精度較低，在十幾納秒范圍內(nèi)，而且由于是異步關(guān)系所以采樣會(huì)存在亞穩(wěn)態(tài)，導(dǎo)致存在整周期模糊度問題，而測(cè)距接收機(jī)要求的測(cè)量精度在百皮秒量級(jí)，所以不適用在高精度測(cè)距接收機(jī)中。

(2)模擬內(nèi)插法，本方法基于電子計(jì)數(shù)方法，對(duì)待測(cè)脈沖填充計(jì)數(shù)時(shí)鐘。需要使用模擬電路進(jìn)行充放電，還要使用更高頻率時(shí)鐘進(jìn)行采樣，由于模擬電路容易受工作環(huán)境高低溫影響，并且采用的更高頻率時(shí)鐘還是存在一個(gè)時(shí)鐘周期的不確定度，測(cè)量精度依舊不高，在測(cè)距接收機(jī)中不適用。

(3)延遲內(nèi)插法，原理是通過大量具有相同延時(shí)間隔的傳輸單元串聯(lián)組成，開始信號(hào)進(jìn)入延遲單元后啟動(dòng)監(jiān)測(cè)結(jié)束信號(hào)，當(dāng)開始和結(jié)束信號(hào)均進(jìn)入延遲單元后統(tǒng)計(jì)通過的延時(shí)單元來(lái)計(jì)算時(shí)差，這些功能目前采用專用集成電路設(shè)計(jì)來(lái)實(shí)現(xiàn)，僅采用FPGA很難實(shí)現(xiàn)。

(4)不同長(zhǎng)度導(dǎo)線測(cè)量方法需要過多的外圍硬件，并且測(cè)量值易受工作環(huán)境高低溫影響，僅采用FPGA很難實(shí)現(xiàn)。

上述幾種測(cè)量方法要么是測(cè)量精度不滿足需求,要么就是電路復(fù)雜，溫度穩(wěn)定性不好，均不滿足使用要求。本文提出了一種測(cè)距修正方法，即采用偽碼鎖相跟蹤環(huán)技術(shù)實(shí)現(xiàn)時(shí)鐘同步與時(shí)差測(cè)量，優(yōu)點(diǎn)是工作環(huán)境簡(jiǎn)單，資源占用少，采用1片F(xiàn)PGA就可以實(shí)現(xiàn)，能夠與片內(nèi)其它功能模塊進(jìn)行集成設(shè)計(jì)，減少接口傳遞，具有測(cè)量隨機(jī)誤差小、精度高(可達(dá)皮秒量級(jí))，不易受高低溫影響等優(yōu)點(diǎn)。

1 測(cè)距原理

1.1 接收機(jī)工作環(huán)境

星間測(cè)距接收機(jī)接收時(shí)頻單元輸出的3個(gè)時(shí)頻信號(hào)，如圖1所示。這3個(gè)時(shí)頻信號(hào)分別是10 MHz時(shí)鐘信號(hào)，10.23 MHz時(shí)鐘信號(hào)以及秒脈沖信號(hào)。其中，10 MHz時(shí)鐘信號(hào)是由原子鐘產(chǎn)生，10.23 MHz稱為時(shí)頻基準(zhǔn)信號(hào)，由10 MHz時(shí)鐘進(jìn)行頻率綜合后產(chǎn)生。秒脈沖信號(hào)由10.23 MHz時(shí)頻信號(hào)計(jì)數(shù)產(chǎn)生，整秒時(shí)刻輸出脈沖。接收機(jī)將10 MHz進(jìn)行倍頻產(chǎn)生80 MHz給跟蹤測(cè)量FPGA使用。

圖1 跟蹤測(cè)量FPGA外圍時(shí)鐘使用情況Fig.1 Clock environment of tracking FPGA

10.23 MHz是由10 MHz原子鐘合成得到，但是長(zhǎng)時(shí)間工作過程中，10 MHz時(shí)鐘會(huì)由于元器件老化等原因?qū)е骂l率發(fā)生微小變化，最終導(dǎo)致10.23 MHz發(fā)生變化。為了保證時(shí)頻基準(zhǔn)信號(hào)頻率的準(zhǔn)確性，當(dāng)10 MHz頻率發(fā)生變化時(shí)，需要對(duì)頻綜的參數(shù)進(jìn)行調(diào)整，使得時(shí)頻基準(zhǔn)信號(hào)依然保持10.23 MHz輸出，時(shí)頻基準(zhǔn)信號(hào)調(diào)整范圍為±1.5 Hz。10.23 MHz時(shí)鐘調(diào)整的過程，實(shí)際上是對(duì)10.23 MHz與10 MHz的頻率與相位關(guān)系進(jìn)行調(diào)整，上述兩個(gè)時(shí)鐘的異步關(guān)系導(dǎo)致跟蹤測(cè)量FPGA工作時(shí)鐘80 MHz與10.23 MHz信號(hào)所產(chǎn)生的秒脈沖也是異步的。

1.2 星間測(cè)距及修正測(cè)量

雙向單程測(cè)距是指兩顆衛(wèi)星依據(jù)自己時(shí)間基準(zhǔn)在本星時(shí)頻單元的秒脈沖上升沿時(shí)刻按照10.23 MHz頻率相互發(fā)送測(cè)距信號(hào)，同時(shí)在秒脈沖上升沿時(shí)刻互相測(cè)量對(duì)方信號(hào)的到達(dá)時(shí)刻，隨后通過互相交換對(duì)方的偽距測(cè)量值以達(dá)到消除鐘差實(shí)現(xiàn)真實(shí)距離的測(cè)量。

例如，A星按照秒脈沖上升沿，周期的發(fā)送測(cè)距偽隨機(jī)碼。經(jīng)過空間傳輸后到達(dá)B星，B星通過測(cè)距接收機(jī)接收,并在本星時(shí)頻單元輸出秒脈沖上升沿時(shí)刻鎖存跟蹤環(huán)路恢復(fù)出來(lái)的A星發(fā)來(lái)偽碼整數(shù)碼片計(jì)數(shù)與小數(shù)碼片計(jì)數(shù)，隨后再按照式(1)計(jì)算出空間傳播的時(shí)間。如果雙星時(shí)間完全同步，則計(jì)算出來(lái)的就是雙星之間真實(shí)距離，否則計(jì)算出來(lái)的就是偽距。跟蹤測(cè)量FPGA取得的測(cè)距值t和雙星之間的偽距T(單位：s)為

(1)

式中：tint為鎖存的整碼片計(jì)數(shù)；tfrac為鎖存的小數(shù)碼片計(jì)數(shù)；w為偽碼跟蹤環(huán)路NCO的累加器位寬，Δt為雙星時(shí)差。

圖2所示為跟蹤測(cè)量FPGA的測(cè)距時(shí)刻與時(shí)頻單元秒脈沖上升沿時(shí)刻不一致時(shí)形成的測(cè)距誤差，式(1)中的t即是圖1中的偽碼傳播延時(shí)，B星應(yīng)該的測(cè)距時(shí)刻是整1 s時(shí)刻，而實(shí)際的測(cè)距時(shí)刻是80 MHz時(shí)鐘產(chǎn)生的測(cè)距時(shí)刻，所以需要扣除td，則修正后的偽距T′為

T′=1-(t-td)=T+td

(2)

式中：td為時(shí)間修正量。

圖2 A星發(fā)B星收測(cè)距碼空間傳播時(shí)序Fig.2 Ranging code propagation in space between two satellites

2 偽碼鎖相的修正量測(cè)量技術(shù)

2.1 鎖相跟蹤環(huán)路及實(shí)現(xiàn)方法

跟蹤測(cè)量FPGA的輸入信號(hào)10.23 MHz與80 MHz是異步關(guān)系，為了實(shí)現(xiàn)兩個(gè)時(shí)鐘產(chǎn)生的秒脈沖同步，首先必須同步這兩個(gè)時(shí)鐘，在時(shí)鐘同步的前提下可以實(shí)現(xiàn)測(cè)量脈沖之間的同步。本文介紹了一種采用偽碼鎖相技術(shù)實(shí)現(xiàn)80 MHz與10.23 MHz信號(hào)進(jìn)行同步的方法，跟蹤環(huán)路FPGA實(shí)現(xiàn)見圖3。時(shí)頻單元輸入的10.23 MHz與秒脈沖信號(hào)作為輸入驅(qū)動(dòng)“偽碼序列A生成器”產(chǎn)生周期為1 s的偽隨機(jī)序列A。由80 MHz作為工作時(shí)鐘驅(qū)動(dòng)“本地NCO”產(chǎn)生片內(nèi)10.23 MHz，與外部時(shí)頻輸入的秒脈沖共同驅(qū)動(dòng)“偽碼序列B生成器”產(chǎn)生一個(gè)周期為1 s的偽隨機(jī)序列B，序列A與序列B的生成多項(xiàng)式一樣，隨后序列B與序列A送“鑒相器”進(jìn)行相關(guān)運(yùn)算產(chǎn)生鑒相誤差，并送“環(huán)路濾波器”，濾波器的輸出來(lái)調(diào)整“本地NCO”來(lái)實(shí)現(xiàn)環(huán)路的跟蹤。當(dāng)環(huán)路鎖定后就實(shí)現(xiàn)了片內(nèi)10.23 MHz信號(hào)與時(shí)頻單元輸入10.23 MHz信號(hào)的同步，此時(shí)這兩個(gè)時(shí)鐘產(chǎn)生的秒脈沖就實(shí)現(xiàn)了同步。

圖3 FPGA跟蹤環(huán)路實(shí)現(xiàn)框圖Fig.3 Tracking loop diagram in FPGA

2.2 偽碼序列生成器

二進(jìn)制數(shù)隨機(jī)序列具有很重要的特點(diǎn)，它具有良好的自相關(guān)性[2]。一個(gè)二進(jìn)制數(shù)隨機(jī)序列x(t)的自相關(guān)函數(shù)，Rx(τ)定義為

(3)

其中，x(t-τ)是x(t)在時(shí)間上向右平移τ后得到的波形，所以自相關(guān)函數(shù)Rx(τ)是檢查x(t)與它自身平移后的波形x(t-τ)兩者之間的相似程度。二進(jìn)制數(shù)隨機(jī)序列的自相關(guān)函數(shù)Rx(τ)在原點(diǎn)中心呈一個(gè)三角形。這表明當(dāng)τ=0時(shí)，波形完全重疊，具有最大相關(guān)性，如圖4所示。

注：Tc為碼元寬度。

圖4 偽隨機(jī)序列及自相關(guān)函數(shù)

Fig.4 PN code and the autocorrelation function

本應(yīng)用中，選用的偽碼生成多項(xiàng)式為：x24+x7+x2+x+1(初相全一)。

2.3 鑒相器

鑒相器是實(shí)現(xiàn)兩個(gè)異步信號(hào)頻率與相位的比較，輸出相位誤差。時(shí)頻單元送來(lái)的10.23 MHz信號(hào)驅(qū)動(dòng)偽碼生成器A，由秒脈沖信號(hào)上升沿置碼生成器初相狀態(tài)。片內(nèi)NCO輸出的10.23 MHz信號(hào)驅(qū)動(dòng)本地偽碼生成器B，由80 MHz時(shí)鐘采樣到輸入秒脈沖上升沿后置偽碼序列B初相狀態(tài)。上述兩個(gè)偽碼生成序列在80 MHz的工作時(shí)鐘節(jié)拍采樣下進(jìn)行相關(guān)運(yùn)算，整秒時(shí)刻(或毫秒時(shí)刻)輸出相關(guān)結(jié)果作為鑒相誤差送環(huán)路濾波器。令：x(n)是對(duì)偽碼序列A的采樣序列，y(n)是對(duì)偽碼序列B的采樣序列，則相關(guān)運(yùn)算可以表示為

(4)

式中：N是相關(guān)運(yùn)算累加長(zhǎng)度,n是序列編號(hào)。

偽碼跟蹤采用延遲鎖定跟蹤算法，在生成偽碼序列B時(shí)產(chǎn)生一路超前(Early)碼Be，一路即時(shí)(Prompt)碼Bp和一路滯后(Late)碼Bl，其中超前碼Be的相位相比即時(shí)碼Bp的相位超前π相位，滯后碼Bl相對(duì)即時(shí)碼Bp滯后π相位。當(dāng)跟蹤鎖定時(shí)，即時(shí)支路的偽碼與輸入的偽碼同頻同相關(guān)系。鑒相算法可以采用式(5)計(jì)算。歸一化的鑒相誤差計(jì)算公式為[3]

(5)

式中：RL為遲路相關(guān)結(jié)果；RE為早路相關(guān)結(jié)果。

相關(guān)時(shí)常決定了鑒相誤差的精度與隨機(jī)誤差，長(zhǎng)時(shí)間的相關(guān)運(yùn)算可以減小鑒相隨機(jī)誤差，提高鑒相精度,但同時(shí)又會(huì)影響環(huán)路的收斂時(shí)間。當(dāng)對(duì)收斂時(shí)間要求并不嚴(yán)格的場(chǎng)合，可以盡量延長(zhǎng)鑒相時(shí)間。本例中由于采用的是1 s周期的偽隨機(jī)碼，故鑒相時(shí)間可以選擇1 s。

2.4 環(huán)路濾波器

環(huán)路濾波器采用理想二階環(huán)路，可以對(duì)頻率階躍信號(hào)無(wú)誤差的跟蹤。環(huán)路濾波器經(jīng)雙線性變換后的數(shù)字化實(shí)現(xiàn)形式如圖5所示。

圖5 理想二階環(huán)路數(shù)字化模型Fig.5 Ideal two order loop filter

令ts為環(huán)路鑒相誤差更新頻率，ε為環(huán)路阻尼系數(shù)，bl為環(huán)路帶寬。則環(huán)路無(wú)阻尼振蕩頻率為

ωn=(8εbl)/(4ε2+1)

(6)

令環(huán)路增益K=KaKb，Ka為鑒相增益，Kb為壓控增益，fs為數(shù)控振蕩器NCO的工作頻率，w是NCO的累加位寬，則Ka=1/π，Kb=2π×fs/2w。通過式(7)、(8)[4]可以計(jì)算出環(huán)路濾波器的積分系數(shù)與直通系數(shù)[4]。

積分系數(shù)為

(7)

直通系數(shù)為

(8)

2.5 時(shí)差提取與測(cè)量

數(shù)控振蕩器是通過調(diào)整累加值大小來(lái)控制累加器溢出頻率的快慢來(lái)形成不同震蕩頻率的。令：NCO累計(jì)器位寬是w，輸出的中心頻率是fo，工作頻率為fs，則頻率控制字fc為

(9)

式中：R(·)表示四舍五入。則在某個(gè)溢出時(shí)刻，相位累加器溢出后剩余的值為

Pi=M(kfc,2w)

(10)

式中：M(·)表示取模運(yùn)算，k是滿足kfc>2w的最小整數(shù)。

Pi均勻地分布在[0，fc)范圍內(nèi)，當(dāng)Pi為零時(shí)，本地NCO恢復(fù)出的10.23 MHz的上升沿與時(shí)頻單元輸出的10.23 MHz的上升沿完全對(duì)齊，當(dāng)溢出值不為零時(shí)，本地NCO恢復(fù)出的10.23 MHz的上升沿將會(huì)滯后時(shí)頻單元輸出的10.23 MHz的上升沿，并且滯后時(shí)間的多少由溢出值Pi來(lái)度量。

圖6是使用32 bit相位累加器，80 MHz工作時(shí)鐘，中心頻率10.23 MHz，連續(xù)300多個(gè)采樣點(diǎn)NCO累加器溢出時(shí)刻的相位值轉(zhuǎn)換為時(shí)間的仿真曲線。

圖6 NCO溢出值的分布Fig.6 Overflow value of NCO

將溢出值轉(zhuǎn)換成時(shí)間(單位：s)為

(11)

從圖6中可以看出，時(shí)間呈鋸齒狀均勻分布在[0，12.5]ns范圍內(nèi)。在取得td后再依據(jù)式(2)可以計(jì)算出修正后的偽距。

2.6 測(cè)量誤差分析

上述鎖相跟蹤環(huán)路的相位測(cè)量誤差源包括相位抖動(dòng)和動(dòng)態(tài)應(yīng)力誤差，而造成相位抖動(dòng)誤差源主要分為熱噪聲、機(jī)械振動(dòng)引起震蕩頻率抖動(dòng)以及艾蘭均方差三種[5-6]。綜合起來(lái)，環(huán)路跟蹤相位抖動(dòng)方差如式(12)所示。

(12)

采用上述方法設(shè)計(jì)的偽碼鎖相跟蹤環(huán)路當(dāng)環(huán)路鎖定后本地NCO輸出的10.23 MHz時(shí)鐘與時(shí)頻單元輸入的10.23 MHz信號(hào)實(shí)現(xiàn)了同步，并且由這兩個(gè)時(shí)鐘各自生成的秒脈沖也實(shí)現(xiàn)了同步。兩個(gè)秒脈沖上升沿的相位差由式(11)給出，相位差的隨機(jī)抖動(dòng)方差由式(12)給出。

3 FPGA設(shè)計(jì)實(shí)現(xiàn)

上述偽碼鎖相同步及時(shí)差測(cè)量方法采用FPGA實(shí)現(xiàn)，分成如下幾個(gè)模塊，實(shí)現(xiàn)框圖見圖7。

(1)時(shí)頻單元時(shí)鐘驅(qū)動(dòng)偽碼產(chǎn)生模塊。該模塊輸入時(shí)頻單元時(shí)鐘10.23 MHz與秒脈沖信號(hào)，并按照2.2節(jié)的偽碼生成多項(xiàng)式產(chǎn)生偽碼序列。偽碼的初相時(shí)刻由秒脈沖信號(hào)的上升沿置位。

(2)本地偽碼產(chǎn)生模塊。該模塊輸入NCO產(chǎn)生的10.23 MHz信號(hào)與啟動(dòng)信號(hào)，由啟動(dòng)信號(hào)上升沿置偽碼相位初相。

(3)乘法運(yùn)算模塊。對(duì)時(shí)頻單元驅(qū)產(chǎn)生的偽碼與本地偽碼模塊的早路偽碼、遲路偽碼按照80 MHz的時(shí)鐘頻率采樣相乘輸出。

(4)積分清零模塊。該模塊對(duì)乘法運(yùn)算模塊的輸出進(jìn)行積分累加，每次清零脈沖到達(dá)時(shí)刻輸出累加值同時(shí)清零。

(5)鑒相模塊。該模塊依據(jù)公式(5)進(jìn)行相位檢測(cè)，輸出鑒相誤差。

(6)環(huán)路濾波器模塊。該模塊依據(jù)2.4節(jié)描述的濾波器進(jìn)行設(shè)計(jì)。

(7)本地偽碼NCO模塊。該模塊工作時(shí)鐘80 MHz，根據(jù)“開始跟蹤脈沖”信號(hào)啟動(dòng)輸出10.23 MHz時(shí)鐘信號(hào)以及積分清零脈沖。本模塊受環(huán)路濾波器輸出的誤差控制字動(dòng)態(tài)調(diào)整輸出頻率，達(dá)到對(duì)時(shí)頻輸入的10.23 MHz時(shí)鐘的鎖相跟蹤。

(8)鎖定檢測(cè)模塊。依據(jù)偽碼自相關(guān)函數(shù)的特性，如果積分時(shí)常為1 s，則早(或遲)支路為準(zhǔn)支路相干積分的一半，即是40 000 000，適當(dāng)考慮余量，當(dāng)早(或遲)支路相干積分大于20 000 000時(shí)認(rèn)為環(huán)路鎖定，此時(shí)輸出的時(shí)差測(cè)量值有效。

(9)等待計(jì)數(shù)器模塊。當(dāng)本地偽碼與輸入偽碼碼相位相差一個(gè)碼片以上時(shí)，環(huán)路無(wú)法跟蹤鎖定。通過設(shè)置等待計(jì)數(shù)器延遲本地偽碼初相生成時(shí)刻，保證本地偽碼與輸入偽碼相位基本對(duì)齊，跳過捕獲過程直接進(jìn)入跟蹤狀態(tài)。

本設(shè)計(jì)是星間通信測(cè)距接收機(jī)基帶模塊通信測(cè)量FPGA程序中的一個(gè)小模塊，F(xiàn)PGA選用Xilinx公司的XC4VSX55芯片，該模塊的使用資源情況見表1。

圖7 FPGA設(shè)計(jì)實(shí)現(xiàn)框圖Fig.7 Project diagram of FPGA

邏輯資源使用數(shù)量/個(gè)可用量/個(gè)百分比/%Slice registers4251228800Slice LUTS4711228800Full used LUT-FF pairs29560149

4 仿真及測(cè)試驗(yàn)證情況

4.1 跟蹤環(huán)路仿真

為了驗(yàn)證偽碼鎖相環(huán)路及環(huán)路跟蹤參數(shù)設(shè)計(jì)的正確性，采用系統(tǒng)工作時(shí)鐘80 MHz，設(shè)置時(shí)頻單元輸入時(shí)鐘10.23 MHz+1 Hz，采用周期1 ms的偽隨機(jī)序列進(jìn)行跟蹤，相關(guān)積分時(shí)間1 ms。設(shè)計(jì)環(huán)路帶寬為5 Hz、7 Hz、9 Hz、11 Hz的情況下，環(huán)路跟蹤仿真曲線如圖8所示。從圖8中可以看出，環(huán)路帶寬大收斂速度快。由于頻差在環(huán)路的快捕獲帶內(nèi)，所以均經(jīng)過一個(gè)周期的頻率捕獲后進(jìn)入了相位跟蹤[7]。

圖8 1 Hz頻差時(shí)不同環(huán)路帶寬下的跟蹤曲線Fig.8 Trace curve of 1Hz frequency difference in different loop width

設(shè)置同一環(huán)路帶寬5 Hz，不同的輸入頻差0.2 Hz、-0.6 Hz、1 Hz、-1.5 Hz情況下進(jìn)行仿真，環(huán)路的跟蹤特性如圖9所示。從圖9中可以看出，當(dāng)輸入不同頻差信號(hào)時(shí)環(huán)路均可以跟蹤鎖定，并且當(dāng)鎖定后準(zhǔn)支路的相干積分值基本維持在2倍的早路與遲路的相干值，與理論計(jì)算預(yù)期一致。

在不同輸入頻偏下當(dāng)環(huán)路鎖定之后，NCO的溢出值表征的是本地恢復(fù)出的秒脈沖與時(shí)頻單元輸入的秒脈沖之間的時(shí)間差，可以作為修正量對(duì)測(cè)距值進(jìn)行修正。將溢出值轉(zhuǎn)換為時(shí)間(見圖10)，時(shí)間差呈鋸齒狀均勻分布在0～12.5 ns之間。

圖9 當(dāng)輸入不同頻差信號(hào)時(shí)環(huán)路的跟蹤曲線Fig.9 Trace cure in different frequency difference

圖10 當(dāng)輸入不同頻差信號(hào)時(shí)NCO溢出時(shí)刻Fig.10 Overflow of NCO under different frequency difference

4.2 FPGA測(cè)試驗(yàn)證

測(cè)試環(huán)境硬件組成包括時(shí)頻單元，兩個(gè)測(cè)距接收機(jī)基帶模塊(模擬A/B雙星)，以及測(cè)距接收機(jī)的單檢設(shè)備。時(shí)頻單元輸出的10 MHz與10.23 MHz信號(hào)同時(shí)接上述兩個(gè)基帶模塊。當(dāng)10 MHz與10.23 MHz相位完全固定時(shí)，這兩個(gè)時(shí)鐘產(chǎn)生的秒脈沖相位保持穩(wěn)定，所以測(cè)距曲線穩(wěn)定。此時(shí)調(diào)整10.23 MHz為10.23 MHz+1 Hz再觀察補(bǔ)償前與補(bǔ)償后的測(cè)距值，如圖11所示。

從圖11的測(cè)試曲線可以看出，調(diào)整時(shí)鐘頻率后，由于兩個(gè)時(shí)鐘產(chǎn)生的秒脈沖相位相對(duì)滑動(dòng)，導(dǎo)致測(cè)距值呈鋸齒狀波動(dòng)，補(bǔ)償后測(cè)距值穩(wěn)定。此時(shí)信號(hào)的C/N0=56.5 dB·Hz。補(bǔ)償后測(cè)距隨機(jī)誤差為0.306 ns，由于補(bǔ)償值的隨機(jī)誤差是皮秒量級(jí)，為星間無(wú)線電測(cè)距隨機(jī)誤差的1%，所以對(duì)最終測(cè)量結(jié)果無(wú)顯著影響。

圖11 補(bǔ)償前與補(bǔ)償后的測(cè)距延時(shí)值Fig.11 Range values before and after compensation

5 結(jié)束語(yǔ)

本文提出了一種采用偽隨機(jī)碼跟蹤鎖相方法對(duì)兩個(gè)不同源時(shí)鐘產(chǎn)生的異步測(cè)距時(shí)刻進(jìn)行同步的方法。跟蹤環(huán)路使用的偽隨機(jī)碼為截?cái)嗟男序列，并利用偽隨機(jī)序列良好的自相關(guān)特性，采用延遲鎖定環(huán)路計(jì)算鑒相誤差，環(huán)路濾波器采用理想二階環(huán)，可以無(wú)誤差的跟蹤頻率階躍變化。最終實(shí)現(xiàn)FPGA工作時(shí)鐘對(duì)時(shí)頻單元10.23 MHz信號(hào)的良好跟蹤。經(jīng)分析與測(cè)試，驗(yàn)證了跟蹤精度高達(dá)到皮秒量級(jí)，修正后對(duì)原始測(cè)距值隨機(jī)誤差影響較小，滿足高精度星間測(cè)距的要求。