沈俊杰

（杭州國芯科技股份有限公司，浙江杭州，310000）

1 高速電路信號(hào)完整性的概念

信號(hào)完整性是指在信號(hào)可以在電路中作出正確的反應(yīng)和完整傳遞信息的能力，即在電路中信號(hào)可以有序的、按時(shí)的、符合規(guī)律的運(yùn)行。良好的信號(hào)完整性是符合信號(hào)在電路中有序運(yùn)行規(guī)律的，例如符合電路信號(hào)的完整性，要求信號(hào)從電路的始端到末端速度一致，并且輸送標(biāo)準(zhǔn)正確的信息，但是往往受到電磁兼容、串?dāng)_、傳輸線效應(yīng)等現(xiàn)象的影響，信號(hào)的完整性會(huì)受到一定的影響，在嚴(yán)重的情況下，就會(huì)產(chǎn)生信號(hào)的不完整性，進(jìn)而導(dǎo)致電路系統(tǒng)的失效。實(shí)際上高速電路中信號(hào)浮動(dòng)速度過快，會(huì)產(chǎn)生突發(fā)的、難以預(yù)測的信號(hào)短路，在下面的幾個(gè)章節(jié)中，我們將具體的進(jìn)行闡述。

2 信號(hào)完整性常見的問題

高速電路的運(yùn)行速度通常過快，容易產(chǎn)生電壓不穩(wěn)定的現(xiàn)象，這時(shí)高速電路非常容易產(chǎn)生特征抗阻，高速電路在運(yùn)行過程中會(huì)產(chǎn)生傳輸端口和接收端口的傳遞信息和接收信息不相匹配的現(xiàn)象，不能完全傳遞的信息會(huì)形成反射現(xiàn)象，造成電路發(fā)生振鈴現(xiàn)象。另外，高速電路產(chǎn)生的故障類型不僅僅只有信號(hào)的反射現(xiàn)象，還包括傳輸線之間的串?dāng)_問題，傳輸時(shí)序問題，傳輸線之間的干擾問題，高速信號(hào)傳遞的下沖和過沖問題，等等。其實(shí)這些都是高速電路信號(hào)完整性常見的問題。下面一個(gè)章節(jié)我們具體對這些常見的問題進(jìn)行分析，以期得出具體的解決措施。

■2.1 反射

信號(hào)的反射會(huì)造成系統(tǒng)信號(hào)振鈴現(xiàn)象，這是由于信號(hào)接收端口與傳輸線之間發(fā)生了阻抗不匹配現(xiàn)象，傳輸過程中信號(hào)并未被接收端口充分的接收和匹配，造成的信號(hào)返回，從而造成部分能量的反射，進(jìn)而引發(fā)振鈴現(xiàn)象。

■2.2 串?dāng)_

串?dāng)_顧名思義就是不同信號(hào)之間的相互干擾，產(chǎn)生原因是相互傳輸?shù)膬蓚€(gè)信號(hào)所依托的傳輸線距離較近，受到電磁兼容等的影響會(huì)造成電磁干擾現(xiàn)象，影響不同信號(hào)傳輸?shù)耐緩剑瑢?dǎo)致信號(hào)之間的串?dāng)_，這一現(xiàn)象損耗的信號(hào)完整性為兩個(gè)或兩個(gè)以上。

■2.3 時(shí)序

時(shí)序問題也是影響信號(hào)完整性的主要問題之一，當(dāng)傳輸線過長或者受到某一因素影響造成的傳輸時(shí)效過長，就會(huì)導(dǎo)致信號(hào)從起始端口到接收端口的傳輸時(shí)間過長，時(shí)間越長對于信號(hào)的完整性越不利，當(dāng)超過有效的信號(hào)傳輸時(shí)序后，接收端接收的信號(hào)可能就會(huì)造成元器件功能混亂，產(chǎn)生無法估量的錯(cuò)誤。

■2.4 過沖與下沖

過沖與下沖現(xiàn)象的出現(xiàn)是信號(hào)傳輸速度過快或者變化較快導(dǎo)致的，信號(hào)的過沖和下沖會(huì)導(dǎo)致元器件功能的混亂，影響元器件的功能和使用，極易引起高速電路系統(tǒng)的失效。

■2.5 電磁干擾

電磁干擾是由周圍環(huán)境下產(chǎn)生的電磁輻射導(dǎo)致的，在高路運(yùn)行環(huán)境下難免會(huì)產(chǎn)生相互零部件之間的電磁干擾，使得電子設(shè)備受到電磁干擾，甚至?xí)斐呻娮釉O(shè)備的失靈。只有當(dāng)高速電路運(yùn)行時(shí)會(huì)產(chǎn)生較強(qiáng)的電磁干擾，所以高速電路極易受到電磁干擾的影響，應(yīng)當(dāng)在日常運(yùn)行環(huán)境下加強(qiáng)對高速電路的電磁保護(hù)，減少周圍造成的電磁干擾.

3 信號(hào)完整性仿真技術(shù)以及模型示例

不同部分的信號(hào)完整性仿真技術(shù)可以減少高速電路設(shè)計(jì)過程中的錯(cuò)誤，提前考慮信號(hào)完整性問題，下面具體分析信號(hào)完整性仿真技術(shù)的內(nèi)容。進(jìn)行實(shí)驗(yàn)設(shè)計(jì)，完善高速電路的信號(hào)完整性，減少電路因?yàn)楦鞣N原因造成的信號(hào)完整性障礙。我們?nèi)孕枰枰e極對相關(guān)技術(shù)進(jìn)行創(chuàng)新，同時(shí)大膽分析信號(hào)完整性存在缺陷的各種原因，在錯(cuò)誤中尋求答案和解決方法，以期運(yùn)用到實(shí)際的高速電路信號(hào)完整性設(shè)計(jì)和應(yīng)用中，對整個(gè)電路設(shè)計(jì)工作提供合理的正確的參考。

■3.1 反射分析與端接技術(shù)

3.1.1 反射的分析

上述簡單概述了反射產(chǎn)生的原因和具體現(xiàn)象，反射主要的表現(xiàn)是系統(tǒng)信號(hào)振鈴，振鈴現(xiàn)象出現(xiàn)的原因就是由于線路的反射現(xiàn)象的出現(xiàn)。反射現(xiàn)象出現(xiàn)的原因是信號(hào)接收端口與傳輸線之間發(fā)生了阻抗不匹配，傳輸過程中信號(hào)并未被接收端口充分的接收和匹配，造成的信號(hào)返回，從而造成部分能量的反射，進(jìn)而引發(fā)振鈴現(xiàn)象。圖1為信號(hào)傳播模型。

圖1 信號(hào)傳播模型

3.1.2 RC網(wǎng)絡(luò)端接

由于反射現(xiàn)象的存在，可以采用RC電路，為了降低信號(hào)傳播的速度，實(shí)現(xiàn)端接阻抗，電容通常取100 ～ 1 000 PF，端接電阻 R應(yīng)等于傳輸線阻抗。RC電路端接的運(yùn)用節(jié)省了較大的直流功耗，采用RC端接后信號(hào)反射現(xiàn)象得到改善。圖2為RC網(wǎng)絡(luò)端接模型，圖3為末端接與RC端接后仿真波形圖。

下面以圖3為例，圖3所顯示的是一個(gè)50MHz的時(shí)鐘，在沒有端接情況下的模型和在已經(jīng)連接了RC端接的對比，線 1是源端時(shí)鐘, 線 2代表著接收端信號(hào),由圖可知，左面的線路存在明顯的振鈴現(xiàn)象，右圖是采用了 RC端接時(shí)的波形圖，由圖可知，振鈴現(xiàn)象減弱甚至是沒有出現(xiàn)。

圖2 RC網(wǎng)絡(luò)端接模型

圖3 未端接與RC端接后仿真波形圖

3.1.3 串行端接模型

為了實(shí)現(xiàn)信號(hào)源匹配抗組，需要設(shè)置串行端接，具體操作為在盡量靠近源端的位置串行插入一個(gè)電阻R T（范圍在10 Ψ–75 Ψ之間，本文采用的模型數(shù)值是33 Ψ）到傳輸線中，串行端接的功率消耗量較小，只需要每條線設(shè)置一個(gè)端接電阻即可，但是這回延緩信號(hào)的傳播效率，可見串行端接模型并不適合高頻電路，但是從中我們可以明顯的得出一個(gè)顯著的結(jié)論，就是利用串行端接后的模型，其信號(hào)反射現(xiàn)象明顯的減弱，甚至幾乎可以不再出現(xiàn)信號(hào)的反射現(xiàn)象了。圖4是串行端接模型的圖示。

圖4 串行端接模型

■3.2 串?dāng)_的分析和修正

3.2.1 串?dāng)_的分析

串?dāng)_顧名思義就是不同信號(hào)之間的相互干擾，產(chǎn)生原因是相互傳輸?shù)膬蓚€(gè)信號(hào)所依托的傳輸線距離較近，受到電磁兼容等的影響會(huì)造成電磁干擾現(xiàn)象，影響不同信號(hào)傳輸?shù)耐緩?，?dǎo)致信號(hào)之間的串?dāng)_。信號(hào)之間的串?dāng)_會(huì)造成耦合現(xiàn)象。當(dāng)兩條導(dǎo)線存在較長接近段時(shí)會(huì)形成容性耦合，容性耦合還會(huì)形成噪聲干擾，這會(huì)造成在電路運(yùn)行中產(chǎn)生噪音，損害整個(gè)電路系統(tǒng)；感性耦合是電流電路產(chǎn)生的磁場在鄰近的回路中引起變化的磁通，產(chǎn)生感應(yīng)電壓的干擾 。

3.2.2 串?dāng)_的修正

串?dāng)_修正的方法有很多，例如，第一可以采用減小負(fù)載阻抗可以降低耦合的干擾的方法，原理是無論是容性耦合還是感性耦合，造成的串?dāng)_受到產(chǎn)生的負(fù)載阻抗影響，阻抗越大串?dāng)_越強(qiáng)，因此，為了降低串?dāng)_，應(yīng)該減小負(fù)載阻抗。第二種方法是，最簡單也是最直接的就是令兩根相互影響的傳輸線原理，加大兩者的距離，避免電磁兼容現(xiàn)象出現(xiàn)。第三種方法是，減少平行線的長度。第四種方法是避免感性耦合現(xiàn)象的發(fā)生，具體做法就是避免信號(hào)共用回路，盡量減少回路數(shù)量和回路面積。

4 總結(jié)

綜上所述，隨著電子產(chǎn)品升級(jí)換代之迅速，對于高速電路信號(hào)完整性的要求越來越高，因此，應(yīng)該提高高速電路信號(hào)完整性，提升高速電路系統(tǒng)的質(zhì)量，實(shí)現(xiàn)電子產(chǎn)品在更新?lián)Q代過程中的額穩(wěn)步推進(jìn)。但是高速電路信號(hào)完整性的探究并非一帆風(fēng)順的，但也并不是非常困難的，只要我們積極探索，刻苦研究，就一定能攻克關(guān)于高速電路信號(hào)完整性這一艱難的課題，真正實(shí)現(xiàn)高速電路信號(hào)的完整性，從而為其他的高速電路設(shè)計(jì)研究項(xiàng)目和課題提供有用的參考和借鑒，實(shí)現(xiàn)我國高速電路信號(hào)設(shè)計(jì)的完善和成熟。