陳珍海，魏敬和，于宗光,3，蘇小波,3，薛 顏，張 鴻

(1. 黃山學(xué)院 信息工程學(xué)院，安徽 黃山 245041; 2. 中國電子科技集團第五十八研究所，江蘇 無錫 214035; 3. 西安電子科技大學(xué) 微電子學(xué)院，陜西 西安 710071; 4. 西安交通大學(xué) 微電子學(xué)院, 陜西 西安 710049)

高速高精度流水線模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter， ADC)一直是各類中頻采樣系統(tǒng)的主要選擇，因而被大規(guī)模運用于多載波寬帶無線通信和雷達(dá)接收等電子應(yīng)用系統(tǒng)中[1-3]．通過采用各類新穎的設(shè)計技術(shù)，已報道的流水線ADC性能得到快速提升．通過采用先進納米工藝和各類數(shù)字校準(zhǔn)技術(shù)，基于開關(guān)電容技術(shù)的14位流水線ADC采樣速率可以達(dá)到1GS/s以上[4-6]，但是該類ADC內(nèi)部使用的高增益帶寬積運算放大器仍然消耗了大量功耗．

基于增強型電荷傳輸(Boosted Charge Transfer， BCT)電路的電荷域ADC是一種無運放的超低功耗的高速流水線ADC實現(xiàn)技術(shù)[7-8]．然而，其面臨的一個突出問題是各級BCT輸出電荷會受工藝、電壓和溫度(Process， Voltage and Temperature， PVT)波動以及輸入共模電荷的影響而產(chǎn)生共模電荷誤差．針對PVT波動問題，文獻[9-11]中提出了一種偽差動輔助型和一種鏡像控制型PVT不敏感BCT結(jié)構(gòu)，完成了10位電荷域流水線ADC的設(shè)計與實現(xiàn);針對輸入共模問題，文獻[12]提出了一種輸入共模電荷前饋補償電路，將電荷域流水線ADC的精度進一步提升到12位;然而精度14位以上的電荷域流水線ADC還鮮有文獻報道．

為進一步提高電荷域流水線ADC的精度，筆者提出了一種數(shù)?；旌瞎材ｋ姾烧`差校準(zhǔn)方法，在現(xiàn)有共模電荷控制技術(shù)基礎(chǔ)上可進一步對各流水線子級中電容非線性而產(chǎn)生的共模電荷誤差量進行補償，并成功應(yīng)用于一款低功耗14位 210 MS/s 電荷域流水線ADC中．該ADC電路采用 1.8 V 1P6M 0.18 μm 互補金屬氧化物半導(dǎo)體(Complementary Metal-Oxide-Semiconductor，CMOS)工藝進行設(shè)計并流片驗證．

1 電荷域流水線子級電路共模電荷誤差分析

圖1(a)所示為典型1.5 bit電荷域ADC子級電路結(jié)構(gòu)，包括一個電荷存儲節(jié)點Xn，電荷傳輸電容Cc、子DAC電容Cs1和Cs2，本級量化子ADC電路，產(chǎn)生余量電荷Qout的子DAC電路，一個BCT電路開關(guān)St和一個在Qout傳輸完成之后對Xn進行復(fù)位的復(fù)位開關(guān)Sr．其中，子DAC和子ADC電路的具體實現(xiàn)可見文獻[8]．圖1(b)所示為該電路工作的電壓波形示意圖．t0時刻，Qi被傳輸?shù)奖炯夒姾纱鎯?jié)點Xn，由于電荷注入Xn的電壓VXn將會由t0時刻的VXn(0)不斷降低;t1時刻，前級電路向本級電路的電荷傳輸工作結(jié)束，此時本級子ADC電路開始電荷比較量化工作，得到本級量化結(jié)果b1b0;t2時刻，b1b0通過子DAC控制電容Cs1和Cs2對Qi進行電荷加減，得到本級電路的余量電荷Qout;t3時刻，本級BCT電路St將Qout傳輸?shù)较乱患壸蛹夒娐?t4時刻，本級BCT電路St關(guān)斷，VXn將會被穩(wěn)定到VXn(4)，電荷傳輸工作結(jié)束;t5時刻，復(fù)位開關(guān)Sr打開，對Xn進行復(fù)位;t6時刻完成一個完整的時鐘周期．

圖1 電荷域1.5 bit子級電路結(jié)構(gòu)及工作原理波形

上述子級電路中，假設(shè)Cs1=Cs2=Cs，可以得到輸入輸出電荷量關(guān)系為

Qout=Qin+(b1+b0)CsΔVR+(Cc+2Cs)(VXn(0)-VXn(4))+CcΔVc=Qin+(b1+b0)CsΔVR+Qc,

(1)

其中，VR為子DAC輸出參考電壓的變化量，Vc為Cc下端控制電壓Vc的高低參考電壓變化量，Qc= (Cc+ 2Cs)(VXn(0)-VXn(4))+CcΔVc．當(dāng) 1.5 bit 電荷域子級電路采用差分形式實現(xiàn)時，可以得到該子級電路的輸出共模電荷為

其中，VR是子DAC滿幅參考電平變化量;Qin，CM是輸入共模電荷量．式(2)中，第1項為輸入共模電荷，針對該部分產(chǎn)生的共模誤差可以通過文獻[12]所提出的共模前饋補償技術(shù)進行補償; 第2項為電荷傳輸過程中引入的固定電荷增量Qc，該部分共模分量誤差由Cc和Cs的電容非線性以及VXn(4)波動共同產(chǎn)生，針對VXn(4)波動可以通過采用文獻[9-11]所提出的PVT波動不敏感BCT電路進行控制; 第3項誤差為子DAC增量電荷CsVR/2，該部分共模分量產(chǎn)生誤差的原因主要是Cs電容的非線性和寄生電容影響．要實現(xiàn)高精度電荷域ADC，Cc和Cs的電容非線性所引起的共模誤差影響必須進行校準(zhǔn)控制．

假設(shè)由于寄生電容的影響導(dǎo)致電容Cc或Cs產(chǎn)生了大小為ΔC的電容誤差，若VXn(0)、VXn(4)和VR均不變，則Qout，CM電荷量將會產(chǎn)生ΔQ的誤差電荷．若在該誤差電容(假設(shè)大小為Ce)對應(yīng)的電壓上補償一個大小為 -ΔQ/Ce的電壓 -ΔV，即人為補償一個大小為 -ΔQ的電荷到產(chǎn)生誤差的對應(yīng)電容上，那么該電容非線性產(chǎn)生的誤差即可消除．由式(2)可知，和Qout，CM電荷量相關(guān)的電壓量為VXn(0)、VXn(4)和VR，其中VXn(0)和VR為保持固定影響芯片全局的基準(zhǔn)電壓，所以適合進行ΔV電壓補償?shù)目刂齐妷簽閂Xn(4)．文中所提出的共模電荷誤差校準(zhǔn)電路所采用的方法就是在文獻 [9-11]所提出的控制技術(shù)產(chǎn)生的VXn(4)基礎(chǔ)上，進一步通過數(shù)?；旌闲?zhǔn)產(chǎn)生ΔV的電壓補償量對VXn(4)進行微調(diào)，使之抵消電容非線性的影響．

2 高精度共模電荷誤差校準(zhǔn)電路結(jié)構(gòu)及實現(xiàn)

2.1 校準(zhǔn)電路結(jié)構(gòu)

文中所提出的數(shù)?；旌闲凸材ｋ姾烧`差校準(zhǔn)電路的結(jié)構(gòu)圖如圖2(a)所示，在文獻 [9-12]所提出的共模電荷控制技術(shù)基礎(chǔ)上，進一步采取了針對電容非線性所引起共模電荷誤差的前臺校準(zhǔn)補償措施．為方便說明，圖2(a)給出的校準(zhǔn)電路被運用于第N級流水線子級電路中，整體校準(zhǔn)電路由共模檢測、共模前饋、共模比較、數(shù)字脈沖過濾、共模校準(zhǔn)控制、8位寄存器和共模調(diào)整等電路功能模塊構(gòu)成．校準(zhǔn)電路采用前臺校準(zhǔn)的方式完成對電荷域ADC共模電荷誤差的校準(zhǔn)工作，校準(zhǔn)順序為由前級向后級依次逐級校準(zhǔn)．校準(zhǔn)電路針對電容非線性所引起共模電荷誤差的校準(zhǔn)補償措施，最終通過精確調(diào)整BCT的工作狀態(tài)來實現(xiàn)．

圖2 共模電荷誤差校準(zhǔn)電路的結(jié)構(gòu)圖和補償原理示意圖

當(dāng)ADC進入共模前臺校準(zhǔn)模式時，共模校準(zhǔn)控制電路首先控制8位補償碼Cal(N)輸出默認(rèn)值80H，使VFB(N)輸出初始調(diào)整電壓VFB(N)(0); 此時假設(shè)第N-1 級電路輸入的共模電荷誤差已經(jīng)被校準(zhǔn)過，本級電荷域流水線子級電路中由于電容非線性變化引起的共模電荷誤差會體現(xiàn)在該級電路的輸出共模電荷上，并被共模檢測電路所檢測，檢測得到的共模誤差CM(N)將會被共模比較電路進行誤差方向判別得到誤差方向信號Dir，Dir進入數(shù)字脈沖過濾電路進行統(tǒng)計處理得到誤差量Err(0)，共模校準(zhǔn)控制電路根據(jù)Err(0)產(chǎn)生新的8位補償碼Cal(N)．若Err(0)為1，表示本級共模電荷偏高，共模校準(zhǔn)控制電路會將8位補償碼 Cal(N) 修改為D0H，使VFB(N)(1)>VFB(N)(0)，以增大VXn(4)電壓，進而減小本級共模電荷; 反之，若Err(0)為0，表示本級共模電荷偏低，共模校準(zhǔn)控制電路會將8位補償碼 Cal(N) 修改為40H，進而增大本級共模電荷．校準(zhǔn)電路將采用“二分法”逐次逼近的方式，先后進行8次運算，從而確定最終的8位補償碼 Cal(N) 并保持不變，同時產(chǎn)生最終共模調(diào)整電壓VFB(N)(7)，此時本級共模電荷誤差校準(zhǔn)過程結(jié)束．在共模電荷前臺校準(zhǔn)過程中，共模前饋電路將會被關(guān)閉，當(dāng)校準(zhǔn)結(jié)束后共模前饋電路才會開始工作．

圖2(b)為共模調(diào)整電壓VFB(N)對本級共模電荷量的補償原理電路圖．該電路在文獻[11]所提出的鏡像控制型BCT電路基礎(chǔ)上，將誤差放大器反向輸入端由基準(zhǔn)電壓VR替換成共模電荷調(diào)整電壓VFB(N)，另外還使用了文獻[12]提出的共模前饋電路．流水線子級電路中，輸入共模電荷誤差由VFF(N)控制NMOS管M1FF進行實時補償，由電容非線性變化引起的共模電荷誤差由VFB(N)控制VXn(4)電壓進行補償．共模前臺校準(zhǔn)過程中，當(dāng)本級共模電荷量偏高時，調(diào)整電壓VFB(N)將會被增大，而VXn(4)和VFB(N)為正比例關(guān)系式[11]，因此VXn(4)也會增大，由式(2)可知，本級共模電荷將會被減小，從而實現(xiàn)共模電荷校準(zhǔn)的功能．

文中采用的共模電荷檢測電路由共模電荷不敏感采樣網(wǎng)絡(luò)和一個差分電壓放大器連接構(gòu)成，共模比較器電路采用現(xiàn)有成熟的電壓比較器即可實現(xiàn)，共模調(diào)整電路可以采用數(shù)字控制型LDO電路來實現(xiàn)．為提高共模校準(zhǔn)過程中共模電荷誤差方向判別的準(zhǔn)確率，采用數(shù)字脈沖過濾電路對共模比較電路輸出的Dir量進行多次采樣并進行統(tǒng)計分析才輸出一次Err，以避免電荷熱噪聲的影響．

2.2 共模檢測電路

圖3(a)為文中所采用的共模檢測電路的實現(xiàn)方式．該電路采用全差分結(jié)構(gòu)實現(xiàn)，共模電荷不敏感采樣網(wǎng)絡(luò)由4個電荷采樣器和共模電壓不敏感的開關(guān)電容采樣網(wǎng)絡(luò)構(gòu)成; 增益為Ad的全差分放大器由現(xiàn)有成熟的差分電壓放大器即可實現(xiàn)．電路輸入端采用電荷采樣器的目的是防止差分電荷存儲節(jié)點上的電荷QoutN，P和QoutN，N通過MOS開關(guān)與C1和C2上的電荷產(chǎn)生耦合，從而引起檢測誤差．共模檢測電路采用電荷檢測器對電荷信號QoutN，P和QoutN，N以及基準(zhǔn)信號Rp和Rn進行檢測得到電壓信號之后，開關(guān)電容差分電壓信號采樣網(wǎng)絡(luò)對4個電壓信號進行進一步的采樣，得到差分電壓信號Vi+和Vi-，經(jīng)過進一步放大得到輸出共模誤差信號．電荷檢測器的實現(xiàn)如圖3(a)中虛線框中所示，為一個由時鐘控制的源跟隨器電路．當(dāng)時鐘Φ2為高時，電荷檢測開關(guān)電路處于導(dǎo)通正常檢測狀態(tài)，電荷信號QoutN，N的變化將會通過源跟隨器響應(yīng)，得到輸出電壓信號Voutn; 當(dāng)時鐘Φ2為低時，電荷檢測器處于關(guān)斷不工作狀態(tài)，輸出電壓信號被拉到地．考慮到源跟隨器會產(chǎn)生的壓降，M3管采用了低閾值NMOS管實現(xiàn)．

圖3 共模檢測及調(diào)整電路結(jié)構(gòu)

2.3 共模電荷調(diào)整電路

圖3(b)所示為文中共模調(diào)整電路的具體實現(xiàn)，其結(jié)構(gòu)為數(shù)字控制型LDO電路．當(dāng)ADC開始進入正常工作模式時，控制信號置1，M1導(dǎo)通，由于運算放大器的負(fù)反饋作用，基準(zhǔn)電壓VREF在調(diào)整PMOS管M50的控制下經(jīng)電阻分壓得到一個初始電壓輸出VR(0)，同時 8 bit 電流型DAC還會產(chǎn)生一個到地的調(diào)整電流Ic，調(diào)整電流Ic流經(jīng)最末端電阻到地，這樣就會在該電阻上疊加一個 ΔV=IcR2的電壓量，輸出到基準(zhǔn)信號輸出電路的電壓VR=VR(0)+ΔV．根據(jù)電阻分壓關(guān)系，輸出基準(zhǔn)電壓信號VFB會相應(yīng)地產(chǎn)生變化．因此，只要控制8位補償碼便可以實現(xiàn)改變輸出基準(zhǔn)電壓的目的．

2.4 數(shù)字脈沖過濾電路

數(shù)字脈沖過濾電路是文中ADC共模校準(zhǔn)電路系統(tǒng)中較為關(guān)鍵的一個模塊，它在控制信號和時鐘的控制下，對Dir信號進行選擇采樣，然后進行脈沖統(tǒng)計處理，并輸出共模誤差方向信號Err．由于在共模比較電路中比較器判別的電平比較接近于參考電平時，比較器的輸出可能會產(chǎn)生波動．?dāng)?shù)字脈沖過濾電路通過其內(nèi)部的16位計數(shù)器，累計統(tǒng)計15次Dir的輸出結(jié)果中高電平所占的比例，來實現(xiàn)精確判斷共模比較電路的輸出電平．共模校準(zhǔn)時，共模校準(zhǔn)控制電路在適當(dāng)?shù)臅r間讀取Err的值，來判斷所檢測的共模點的共模電荷的高低，由此來調(diào)整相應(yīng)的控制電壓VFB，從而達(dá)到共模電荷校準(zhǔn)的目的．

圖4給出了數(shù)字脈沖過濾電路的原理框圖，包含了2個16位計數(shù)器，其中C2是具有脈沖吞咽功能的計數(shù)器．只要M1的輸出為高電平，復(fù)位電路即輸出復(fù)位信號．M2前端的Dir1～Dir15分別表示共模比較電路15次的比較結(jié)果．電路工作順序如下: 當(dāng)M2選擇出的某個信號為高電平時，說明某個共模電荷檢測電路輸出為高，使能端輸出一個脈沖控制復(fù)位信號產(chǎn)生電路將復(fù)位信號由0變?yōu)?，啟動C1開始計數(shù);吞咽脈沖控制電路也開始工作，輸出一個與主時鐘16分頻、占空比為0.5的時鐘;C2開始計數(shù)，其數(shù)值是C1的 1/16;C1計滿后(M1輸出變?yōu)楦唠娖?，復(fù)位信號產(chǎn)生電路輸出復(fù)位信號，C1和吞咽脈沖控制電路被復(fù)位; 掃描序列發(fā)生器開始工作，輸出4位掃描脈沖，依次輸出0～15共16個狀態(tài)，使得C2中的每一位都被掃描輸出; 窗口信號發(fā)生器產(chǎn)生一個參考數(shù)值信號，用于和C2被M3選擇輸出的信號進行比較，并輸出標(biāo)志位Err．

圖4 數(shù)字脈沖過濾電路的原理框圖圖5 14位210MS/s電荷域ADC框圖

3 校準(zhǔn)電路在14位210 MS /s ADC中的應(yīng)用及測試結(jié)果

文中所提出的高精度共模電荷誤差校準(zhǔn)電路被運用于一款14位 210 MS/s 電荷域流水線ADC中進行驗證．圖5所示為采用該校準(zhǔn)電路的14位 210 MS/s 電荷域流水線ADC的結(jié)構(gòu)框圖，其在文獻[12]中給出的12位 250 MS/s 電荷域ADC內(nèi)核的基礎(chǔ)上，將第1級2.5位子級電路升級為4.5位子級電路，其余各級電路保持不變．時鐘產(chǎn)生和基準(zhǔn)電壓產(chǎn)生電路繼續(xù)沿用文獻[12]所采用的單元電路．

整個ADC中前4級流水線子級電路之間使用了3個共模前饋電路，VFF1、VFF2和VFF3分別補償?shù)?級、第3級和第4級子級電路的輸入共模電荷誤差．為校準(zhǔn)電容非線性帶來的共模電荷誤差，ADC使用了3個共模電荷調(diào)整電路和對應(yīng)的3個8位寄存器，VFB1、VFB2和VFB3分別精確控制第1級、第2級和第3級子級電路的共模電荷．整個共模電荷誤差的校準(zhǔn)工作受共模校準(zhǔn)控制電路控制，校準(zhǔn)過程中前3級電路的共模校準(zhǔn)通過MUX電路公用一個共模比較電路．

共模電荷誤差的校準(zhǔn)工作開始時，ADC首先進入前臺校準(zhǔn)模式，共模校準(zhǔn)控制電路會將第1級流水線子級的差分輸入端短接，并連接到輸入共模電壓，此時輸入共模電荷誤差對ADC的影響可以忽略．其次，3個共模檢測電路被依次開啟，對前3級電路由電容非線性所引起共模電荷誤差進行檢測和統(tǒng)計處理，然后由共模校準(zhǔn)控制電路進行運算，依次對3個8位調(diào)整寄存器進行賦值，依次產(chǎn)生VFB1、VFB2和VFB3并保持不變; 最后，共模校準(zhǔn)控制電路開啟3個共模前饋電路，并將第1級流水線子級的差分輸入端從共模電平切換到采樣保持電路的輸出．ADC結(jié)束共模電荷前臺校準(zhǔn)模式，進入正常工作模式．

圖6 14位210 MS/s ADC芯片照片

4 測試結(jié)果及分析

采用文中校準(zhǔn)技術(shù)的14位210 MS/s電荷域流水線ADC采用 1.8 V 0.18 μm 1P6M CMOS工藝流片，樣片芯片的放大照片如圖6所示．14位ADC芯片布局與文獻[12]基本一致，主要區(qū)別在于增加了文中所提出的高精度共模電荷誤差校準(zhǔn)電路，包括共模校準(zhǔn)控制器和共模調(diào)整電路，另外還增大了采樣保持電路和第1級流水線子級電路的信號處理電容．圖中芯片上部為鏡像控制及共模調(diào)整電路，中間部分從左向右依次為采樣保持電路、第1級4.5位流水線子級電路(St1)和其他各級流水線子級電路(St2～St8)，下部為時鐘產(chǎn)生電路和數(shù)字編碼邏輯電路．整個ADC電路去除PAD和ESD保護電路以外的有源芯片面積為 1.5 mm× 3.6 mm，其中采樣保持和各級流水線子級電路面積為 1.5 mm× 2.1 mm．

圖7為ADC測試得到的典型曲線．圖7(a)所示為FFT頻譜圖，14位ADC在采樣率為 210 MS/s 時，對于 30.1 MHz 單音正弦輸入信號轉(zhuǎn)換得到的無雜散動態(tài)范圍(Spurious Free Dynamic Range，SFDR)為85.4 dBc，信噪比(Signal-to-Noise Ratio，SNR)為 71.5 dBFS，信噪失真比(Signal to Noise and Distortion Ratio，SNDR)為 70.9 dBFS; 對于 299.1 MHz 單音正弦輸入信號轉(zhuǎn)換得到的SFDR為 78.9 dBc，SNR為69.7 dBFS，SNDR為 69.0 dBFS．圖7(b)為采用碼密度統(tǒng)計法測試得到的ADC線性度曲線，從圖中可以看出，最大微分線性度(Differential NonLinearity，DNL)為 +0.48/ -0.5 LSB，最大積分線性度(Integral NonLinearity，INL)為 +1.5/ -2.5 LSB．由圖中的INL曲線可以看出，由于ADC第1級子級電路采用了4.5位子級電路，比較大的誤差出現(xiàn)在16個比較器對應(yīng)的量化區(qū)間交界處．表1所示為近年來文獻報道的14位高速流水線ADC與筆者設(shè)計的14位電荷域ADC性能的對比情況．可以看出，文中設(shè)計的電荷域流水線ADC在采用了適中芯片面積條件下，達(dá)到了最佳的品質(zhì)因數(shù)(Figure Of Merit，F(xiàn)OM)性能，SNR較相同工藝條件下的其他文獻提高了 3 dB 以上．

圖7 ADC實測曲線

表1 ADC性能對比

5 結(jié) 束 語

筆者提出了一種數(shù)?；旌闲透呔裙材ｋ姾烧`差校準(zhǔn)電路，可以對電荷域ADC中各流水線子級內(nèi)電容非線性引起的共模電荷誤差進行精確補償．所提出的高精度共模電荷誤差校準(zhǔn)電路被運用于一款14位 210 MS/s 電荷域ADC中．測試結(jié)果顯示，該14位ADC電路在 210 MS/s 條件下對于 30.1 MHz 單音正弦輸入信號得到的SFDR為 85.4 dBc，SNR為 71.5 dBFS，而ADC內(nèi)核功耗僅為 205 mW．所提出的數(shù)?；旌瞎材ｋ姾烧`差校準(zhǔn)電路可滿足高精度電荷域流水線ADC的應(yīng)用需求．