周瑞云 易茂祥 黃正峰

摘 要： 隨著晶體管特征尺寸的不斷減小，威脅數(shù)字電路可靠性的一個(gè)重要因素是負(fù)偏置溫度不穩(wěn)定性。為了緩解NBTI效應(yīng)對(duì)電路產(chǎn)生的老化影響，文中提出時(shí)延約束、路徑約束和考慮非門(mén)的可防護(hù)性約束的多約束下，通過(guò)計(jì)算門(mén)的影響因數(shù)的大小來(lái)尋找定位關(guān)鍵門(mén)集合，用門(mén)替換的方法來(lái)防護(hù)關(guān)鍵門(mén)。通過(guò)實(shí)驗(yàn)進(jìn)行證明，文中提出的方法不僅識(shí)別出的關(guān)鍵門(mén)數(shù)量少，且更加精準(zhǔn)，老化的時(shí)延改善率更高。

關(guān)鍵詞： 負(fù)偏置溫度不穩(wěn)定性； 電路老化； 關(guān)鍵門(mén)； 時(shí)延約束； 影響因數(shù)； 門(mén)替換

中圖分類(lèi)號(hào)： TN710.2?34； TP331 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2018）22?0113?04

Abstract： As the feature size of the transistor decreases constantly， negative bias temperature instability （NBTI） becomes an important factor threatening the reliability of the digital circuit. Under the multiple constraints of time delay constraint， path constraint， and protective constraint considering non?gate， the influence factor of the gate is calculated to search and locate critical gate sets， and the gate replacement method is used to protect critical gates， so as to mitigate the influence of the NBTI effect on circuit aging. The experimental results prove that the method proposed in this paper identifies a small number of critical gates， is more accurate in critical gate search， and has a high time?delay reduction rate during aging.

Keywords： NBTI； circuit aging； critical gate； time?delay constraint； influence factor； gate replacement

隨著高新電子技術(shù)的迅猛發(fā)展，電路的性能和集成度有了較大程度的提高。但晶體管的電壓并未隨著特征尺寸的降低而減少，此時(shí)CMOS的參數(shù)逐漸接近物理極限，影響器件的使用壽命，使得器件的可靠性不斷下降。CMOS集成電路產(chǎn)生可靠性問(wèn)題的原因眾多，如熱載流子注入、電遷移、柵氧經(jīng)時(shí)擊穿和負(fù)偏置溫度不穩(wěn)定性等。尤其是納米工藝達(dá)到65 nm以下水平， NBTI效應(yīng)是電路產(chǎn)生失效機(jī)制的主要原因[1]。NBTI效應(yīng)是一種作用于PMOS晶體管的老化機(jī)制。根據(jù)有關(guān)文獻(xiàn)表明，電路工作10年后，由NBTI效應(yīng)引起晶體管的閾值電壓增加50 mV，工作速率[2]下降20%。電路有兩種工作模式：待機(jī)模式（Standby）和活動(dòng)模式（Active）。在活動(dòng)模式下，PMOS晶體管的輸入信號(hào)交替出現(xiàn)高低電平，受到的是動(dòng)態(tài)NBTI效應(yīng)；在待機(jī)模式下，PMOS晶體管的柵極始終處于低電平信號(hào)下，受到的是靜態(tài)NBTI效應(yīng)。在電路工作的整個(gè)生命周期內(nèi)，靜態(tài)NBTI效應(yīng)對(duì)電路產(chǎn)生的影響比動(dòng)態(tài)要大[2]。當(dāng)電路遭受NBTI效應(yīng)后，會(huì)使得PMOS管的閾值電壓升高，漏極電流減小，門(mén)節(jié)點(diǎn)的時(shí)延增加。從而導(dǎo)致路徑的時(shí)延增加，最終發(fā)生時(shí)序紊亂，芯片的功能徹底失效。因此，研究如何減緩NBTI效應(yīng)對(duì)電路造成的老化影響有著非常重要的現(xiàn)實(shí)意義。

國(guó)內(nèi)外的研究學(xué)者采用以下方法緩解電路的NBTI效應(yīng)。通過(guò)調(diào)整門(mén)的尺寸方法來(lái)緩解電路NBTI效應(yīng)，但會(huì)引入額外的面積開(kāi)銷(xiāo)[3]；采用多閾值電壓技術(shù)[4]；確保電路功能不變的情況下，采用邏輯重構(gòu)和引腳重排的方法[5]；根據(jù)不同路徑的時(shí)序余量不同，采用時(shí)序拆借的方法[6]；輸入向量控制技術(shù)[1]；插入傳輸門(mén)技術(shù)[7]等。

本文是在電路處于待機(jī)模式下，采用門(mén)替換的方法來(lái)緩解NBTI效應(yīng)對(duì)電路產(chǎn)生的老化影響。其能夠直接使用標(biāo)準(zhǔn)單元庫(kù)進(jìn)行替換，不會(huì)引入額外的晶體管的堆疊效應(yīng)，彌補(bǔ)了IVC技術(shù)不能較好地防護(hù)電路邏輯深處的門(mén)節(jié)點(diǎn)的缺點(diǎn)。

傳統(tǒng)的關(guān)鍵門(mén)識(shí)別存在的問(wèn)題是，找到的關(guān)鍵門(mén)過(guò)多，增加了防護(hù)的開(kāi)銷(xiāo)；或者未尋找到精準(zhǔn)的關(guān)鍵門(mén)集合，降低了門(mén)替換的防護(hù)效果。本文是基于傳統(tǒng)的靜態(tài)時(shí)序分析框架下，提出多約束下通過(guò)計(jì)算門(mén)的影響因數(shù)來(lái)識(shí)別關(guān)鍵門(mén)。著眼于尋找影響電路老化時(shí)延嚴(yán)重的關(guān)鍵門(mén)集合，再用門(mén)替換的方法對(duì)所識(shí)別的關(guān)鍵門(mén)進(jìn)行防護(hù)。

1 NBTI建模與門(mén)替換介紹

1.1 NBTI建模

式中：[B]為常量；[Vth0]是PMOS管未老化前的閾值電壓；[d（V）]指的是邏輯門(mén)的固有時(shí)延。一般而言，一個(gè)門(mén)具有多個(gè)PMOS管，文中考慮最壞情況下的最大值作為門(mén)的老化時(shí)延。

1.2 考慮非門(mén)的門(mén)替換

文獻(xiàn)[4]首次將門(mén)替換應(yīng)用于緩解由NBTI效應(yīng)引起的電路老化問(wèn)題。

傳統(tǒng)的門(mén)替換技術(shù)在替換關(guān)鍵門(mén)的扇入門(mén)時(shí)，僅考慮與非門(mén)和或非門(mén)，忽略了扇入門(mén)為非門(mén)的情況。本文在第三約束可防護(hù)性約束下，還考慮到了非門(mén)的替換。非門(mén)是一個(gè)上拉PMOS晶體管串聯(lián)一個(gè)下拉NMOS晶體管構(gòu)成的，邏輯上非門(mén)可以視為單輸入與非門(mén)。當(dāng)關(guān)鍵門(mén)的扇入門(mén)為非門(mén)時(shí)，在原來(lái)的電路結(jié)構(gòu)上拉網(wǎng)絡(luò)并聯(lián)一個(gè)PMOS管，下拉網(wǎng)絡(luò)串聯(lián)一個(gè)NMOS管非門(mén)，可以替換為多一個(gè)休眠信號(hào)的雙輸入與非門(mén)。

2 多約束下關(guān)鍵門(mén)的識(shí)別方法

2.1 關(guān)鍵門(mén)定位的設(shè)計(jì)流程

基于傳統(tǒng)的靜態(tài)時(shí)序分析框架，將原始基準(zhǔn)電路用DC綜合工具轉(zhuǎn)化為STA可讀入的網(wǎng)表文件。假設(shè)有N條路徑，文中根據(jù)路徑傳播的大小，對(duì)每條路徑進(jìn)行標(biāo)號(hào)，記作Pi。對(duì)應(yīng)的傳播時(shí)延記作Ti（1≤i≤N），得到原始電路集合SPS={P1，P2，…，PN}。其中T1>T2>…>TN，將原始電路中的路徑傳播延時(shí)最大值定義為T(mén)OMAX （即T1）。接著考慮最壞的老化情況，本文選擇p%為20%，[T′i]為第i條路徑老化后的時(shí)延。根據(jù)不等式[T′i]=Ti（1+p%）≥TOMAX，得出受到NBTI效應(yīng)影響比較敏感，潛在抗老化路徑集合（PCPS）為：SPCPS={P1，P2，…，PL}。在考慮RAS的NBTI老化模型下，潛在關(guān)鍵路徑老化后的時(shí)延分別為[T′p1，T′p2，T′pL]。由于電路設(shè)計(jì)初始，會(huì)留有一定的時(shí)序余量q%，對(duì)老化時(shí)延不超過(guò)時(shí)序余量的潛在關(guān)鍵路徑就不需要進(jìn)行防護(hù)。[T′pi]表示第i條路徑考慮RAS的NBTI模型下的老化時(shí)延，若滿足[T′pi]

2.2 多約束下關(guān)鍵門(mén)影響因數(shù)的計(jì)算方法

識(shí)別關(guān)鍵門(mén)時(shí)，根據(jù)影響因數(shù)大小每次識(shí)別一個(gè)關(guān)鍵門(mén)，防護(hù)該關(guān)鍵門(mén)，然后重新計(jì)算影響因數(shù)并識(shí)別下一個(gè)關(guān)鍵門(mén)，如此循環(huán)直到保護(hù)路徑滿足時(shí)序要求為止。得到路徑約束下的關(guān)鍵門(mén)集合CGIP set。

得到路徑約束下的關(guān)鍵門(mén)集合CGIG set。

可防護(hù)性約束下計(jì)算門(mén)的影響因數(shù)如圖2所示。對(duì)于圖2a）而言，要想防護(hù)G2需要對(duì)其前驅(qū)門(mén)進(jìn)行判斷，發(fā)現(xiàn)為與非門(mén)，可以直接替換為有[sleep]信號(hào)的NAND2。此時(shí)，式（6）中Mi=1。對(duì)于圖2b）而言，計(jì)算G2的可防護(hù)性影響因數(shù)[IFG2]，由于G2是NOR2，查找該門(mén)的前驅(qū)門(mén)有兩個(gè)：G5是與非門(mén)，可以直接替換成有[sleep]信號(hào)二輸入與非門(mén)；而G1也是NOR2，需要查找該門(mén)的前驅(qū)門(mén)進(jìn)行判斷是否可防護(hù)，發(fā)現(xiàn)G3和G4也是NOR2。所以，可以將其替換為有sleep的NOR3，在式（6）中Mi=3。

文中定義的三種約束下尋找到的關(guān)鍵門(mén)集合，并不是完全獨(dú)立的。本文通過(guò)三個(gè)關(guān)鍵門(mén)集合的交集作為最終的關(guān)鍵門(mén)，最終得到更加精確的關(guān)鍵門(mén)集合CG set。

3 實(shí)驗(yàn)結(jié)果及分析

3.1 實(shí)驗(yàn)環(huán)境設(shè)置

本文使用C++編程語(yǔ)言編寫(xiě)多約束下關(guān)鍵門(mén)的識(shí)別以及門(mén)替換算法。ISCA85基準(zhǔn)電路作為實(shí)驗(yàn)驗(yàn)證電路，試驗(yàn)電路的網(wǎng)表是經(jīng)過(guò)Synopsys公司的DC綜合工具和45 nm標(biāo)準(zhǔn)單元綜合而成的。綜合后的實(shí)驗(yàn)網(wǎng)表中只包含INV、2?4輸入的NAND，以及2?4輸入的NOR門(mén)。文中采用的參數(shù)設(shè)置與文獻(xiàn)[9?10]中的相同Vdd=0.8 V。對(duì)于MOS晶體管的閾值電壓為[Vth]=0.18 V，Tox=1.1 nm。在兩種不同的工作模式下，活動(dòng)和待機(jī)時(shí)間比例即RAS=1∶9，溫度均為T(mén)=378 K，占空比為0.5；電路的工作時(shí)間Tlife為10年，老化最大延遲P=20，時(shí)序余量q本文可以選擇5%，10%，15%。

3.2 實(shí)驗(yàn)結(jié)果分析

在不同的時(shí)序余量下（q=5%，10%和15%），采用本文方法識(shí)別的關(guān)鍵門(mén)數(shù)目的比重分別為9.09%，4.56%和1.84%。而文獻(xiàn)[9]識(shí)別的關(guān)鍵門(mén)的比重分別為11.56%，5.44%和2.38%。在相同時(shí)序余量下，本文所識(shí)別的關(guān)鍵門(mén)數(shù)目比文獻(xiàn)[9]小得多。隨著時(shí)序余量的增大可觀察到，識(shí)別的關(guān)鍵門(mén)數(shù)目在不斷減小。這主要是因時(shí)序余量設(shè)置得越大，電路容忍的老化能力則越強(qiáng)，自然需要防護(hù)的關(guān)鍵門(mén)數(shù)量也在減小。

式中：Dgr表示為門(mén)替換后老化的最大延遲；Dag表示門(mén)在替換前考慮NBTI老化效應(yīng)電路最大延遲。Drate越大，說(shuō)明門(mén)替換之后能夠緩解電路老化的作用效果越明顯。

時(shí)延改善和識(shí)別的關(guān)鍵門(mén)數(shù)量實(shí)驗(yàn)結(jié)果對(duì)比如表2所示。文獻(xiàn)[10]識(shí)別關(guān)鍵門(mén)的平均數(shù)量為11.56%，文獻(xiàn)[9]識(shí)別關(guān)鍵門(mén)的平均數(shù)量為11.53%。相比較之下，兩者在關(guān)鍵門(mén)的識(shí)別上相差無(wú)幾，而本文方法識(shí)別出電路的關(guān)鍵門(mén)的平均數(shù)量?jī)H為9.09%。在時(shí)延改善率上，文獻(xiàn)[10]比文獻(xiàn)[9]平均提高了11.7%，說(shuō)明在防護(hù)近似數(shù)量相同的關(guān)鍵門(mén)上，文獻(xiàn)[9]對(duì)關(guān)鍵門(mén)的識(shí)別更加精準(zhǔn)。本文的平均時(shí)延改善率為11.13%，對(duì)于文獻(xiàn)[10]相對(duì)平均提高了12.08%，對(duì)于文獻(xiàn)[10]相對(duì)平均提高了25.20%。由此證明，本文的方法在對(duì)關(guān)鍵門(mén)的定位和識(shí)別方面不僅少且更加的精準(zhǔn)。防護(hù)后的電路對(duì)NBTI效應(yīng)的影響容忍的能力更強(qiáng)。

4 結(jié) 論

本文提出了多約束下識(shí)別關(guān)鍵門(mén)的門(mén)替換方法，闡述了路徑約束下、時(shí)延約束下和可防護(hù)性約束下如何計(jì)算關(guān)鍵門(mén)的影響因數(shù)，得到不同約束下的關(guān)鍵門(mén)集合。通過(guò)三個(gè)關(guān)鍵門(mén)集合的交集得到最終更加精確的關(guān)鍵門(mén)集合CG set。最后將非門(mén)作為門(mén)替換的邏輯門(mén)類(lèi)型，通過(guò)實(shí)驗(yàn)本文方法不僅僅在關(guān)鍵門(mén)的識(shí)別數(shù)量上有大幅度的減少，并且時(shí)延的貢獻(xiàn)率更加顯著，同時(shí)證明了本文尋找到關(guān)鍵門(mén)的準(zhǔn)確性更高。

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