張博，王云娜，孫景業(yè)，吳昊謙

（西安郵電大學(xué)電子工程學(xué)院，陜西西安710121）

隨著無(wú)線通信技術(shù)的高速發(fā)展，集成電路的發(fā)展越來(lái)越快?？删幊淘鲆娣糯笃鳎≒rogrammable Gain Amplifier，PGA）作為集成電路中的重要模塊，也就被廣泛應(yīng)用于無(wú)線通信系統(tǒng)等領(lǐng)域[1-6]。其中，PGA在電路中起著變化增益、調(diào)整信號(hào)動(dòng)態(tài)范圍和穩(wěn)定信號(hào)的作用[1-2]，如在射頻前端電路的信號(hào)太弱時(shí)，PGA可提供一定增益使信號(hào)被放大到適當(dāng)?shù)男盘?hào)水平[3-4]。由于增益步進(jìn)和增益誤差是PGA的兩項(xiàng)重要指標(biāo)，不同PGA針對(duì)不同應(yīng)用場(chǎng)景，增益步進(jìn)和誤差要求不同，所以這兩項(xiàng)指標(biāo)的優(yōu)化設(shè)計(jì)電路已經(jīng)相當(dāng)成熟[7-9]。但是一般會(huì)對(duì)帶寬和噪聲系數(shù)（noise factor，NF）的設(shè)計(jì)要求比較低，如文獻(xiàn)[6]中的帶寬為20 MHz，NF為28 dB，文獻(xiàn)[10]中的帶寬為57 MHz，NF 為 19.3 dB，文獻(xiàn)[11]中的帶寬僅為40 MHz。因此，本次設(shè)計(jì)擬針對(duì)PGA的帶寬和噪聲進(jìn)行優(yōu)化設(shè)計(jì)，除了考慮引入直流失調(diào)校準(zhǔn)電路（Direct Current Offset Cancellation，DCOC）外，還會(huì)重點(diǎn)設(shè)計(jì)主運(yùn)放部分電路，對(duì)NF，線性度、相位裕度等指標(biāo)進(jìn)行優(yōu)化設(shè)計(jì)。

1 PGA電路結(jié)構(gòu)

本次PGA電路采用開(kāi)關(guān)控制電阻反饋網(wǎng)絡(luò)的結(jié)構(gòu)來(lái)實(shí)現(xiàn)可變?cè)鲆?。主要由OPA、DCOC、電阻反饋網(wǎng)絡(luò)和2-4譯碼器4部分組成。總體結(jié)構(gòu)如圖1所示。

圖1 可編程增益放大器總體結(jié)構(gòu)

圖1中四組開(kāi)關(guān)由2-4譯碼器控制來(lái)切換增益檔位。其中，R為反饋電阻，VC_0dB、VC_6dB、VC_12 dB和VC_18 dB分別為譯碼器控制信號(hào)，A為運(yùn)放增益?？蓪?shí)現(xiàn)增益范圍為0～18 dB，步進(jìn)為6 dB。

2 主運(yùn)放電路設(shè)計(jì)

PGA電路應(yīng)用于軟件無(wú)線電（software define radio，SDR）發(fā)射鏈路，其中主運(yùn)放電路采用兩級(jí)運(yùn)放與共模反饋和輸出緩沖器級(jí)聯(lián)的結(jié)構(gòu)。如圖2為主運(yùn)放電路結(jié)構(gòu)。

圖2 主運(yùn)放電路

圖2中 NAND、OPA-1st、OPA-2nd、CMFB和輸出buffer分別代表運(yùn)放中與非門(mén)、第一級(jí)子運(yùn)放、第二級(jí)子運(yùn)放、共模反饋和輸出緩沖器電路，IBIAS為外接偏置電流信號(hào)，VC_0和VC_1為譯碼器輸入信號(hào)，VC為與非門(mén)輸出信號(hào)，VFP和VFN為DCOC電路輸入信號(hào)，VREF為電壓基準(zhǔn)信號(hào)，VIP和VIN為輸入信號(hào)，VOUT_P和VOUT_N為輸出信號(hào)。本次PGA電路為閉環(huán)結(jié)構(gòu)，要實(shí)現(xiàn)較大的精度，需要主運(yùn)放電路增益足夠大。已知閉環(huán)增益表達(dá)式為

其中，β為環(huán)路增益，Vout為輸出電壓，Vin為輸入電壓。當(dāng)βA遠(yuǎn)大于1時(shí)，可近似得

對(duì)主運(yùn)放電路進(jìn)行交流小信號(hào)仿真，可得開(kāi)環(huán)增益約56 dB，即為630倍，可以實(shí)現(xiàn)閉環(huán)電阻反饋網(wǎng)絡(luò)增益誤差在0.15%以?xún)?nèi)。

2.1 噪聲優(yōu)化設(shè)計(jì)

針對(duì)主運(yùn)放電路，主要影響的噪聲為閃爍噪聲和熱噪聲。對(duì)于金屬氧化物半導(dǎo)體（Metal Oxide Semiconductor，MOS）管，閃爍噪聲產(chǎn)生在柵氧化層和硅襯底界面處。電壓源模擬等效噪聲的表達(dá)式為

其中K是一個(gè)與工藝有關(guān)的常量，COX是單位面積的柵氧化層電容，1/f表示單位帶寬，W和L分別為MOS管寬和長(zhǎng)。由上式可知噪聲與器件面積WL成反比關(guān)系，通過(guò)增大器件面積可以減小閃爍噪聲。熱噪聲主要由導(dǎo)體內(nèi)部載流子的無(wú)規(guī)則運(yùn)動(dòng)產(chǎn)生。運(yùn)放中晶體管溝道電阻是最大的噪聲源。對(duì)于一個(gè)W相對(duì)大的MOS管，源和漏端電阻可忽略，但柵端分布電阻很重要。在版圖設(shè)計(jì)時(shí)，可采取將MOS管折疊的方法減小柵端電阻，從而減小歐姆區(qū)熱噪聲。

如圖2中，將第一級(jí)子運(yùn)放設(shè)計(jì)成PMOS管輸入的共源放大電路。主要考慮到以下兩點(diǎn)：相比較于NMOS管，PMOS管輸運(yùn)空穴是在埋溝中，即與“硅-氧化物”界面有一定距離，不易產(chǎn)生閃爍噪聲；PMOS管的器件面積更大，更有助于降低閃爍噪聲。

在鏈路中前一級(jí)增益較大時(shí)，可以有效壓制后級(jí)噪聲，實(shí)現(xiàn)總體低噪聲的特性，級(jí)聯(lián)噪聲表達(dá)式為

因此，為實(shí)現(xiàn)較低的輸出噪聲，設(shè)計(jì)電路時(shí)將第一級(jí)子運(yùn)放輸入PMOS管合理取值，使跨導(dǎo)較大的同時(shí)，共模反饋電阻、PMOS管與N管的內(nèi)阻并聯(lián)阻值大即第一級(jí)子運(yùn)放實(shí)現(xiàn)較大增益，利于有效抑制后級(jí)噪聲。

2.2 相位裕度優(yōu)化設(shè)計(jì)

環(huán)路相位裕度與開(kāi)環(huán)運(yùn)放的相位裕度息息相關(guān)。在不同增益下，運(yùn)放的相位裕度會(huì)存在偏差。如圖2所示，為優(yōu)化運(yùn)放的相位裕度問(wèn)題，本次設(shè)計(jì)特別在第二級(jí)子運(yùn)放輸入與輸出端，引入由與非門(mén)控制的MOS開(kāi)關(guān)，通過(guò)開(kāi)關(guān)通斷來(lái)調(diào)節(jié)米勒電容的大小，使開(kāi)關(guān)在0 dB、6 dB、12 dB增益時(shí)導(dǎo)通，增加電容，實(shí)現(xiàn)相位補(bǔ)償?shù)哪康摹４送?，第二?jí)運(yùn)放輸入與輸出端的電阻與電容共同作用，實(shí)現(xiàn)相位與帶寬的折衷。

2.3 線性度設(shè)計(jì)設(shè)計(jì)

如圖2所示，最右邊為本次設(shè)計(jì)的輸出緩沖器電路。一般緩沖器電路的增益為1，主要作用是將本級(jí)與后級(jí)隔離，避免影響本級(jí)電路正常工作。本次緩沖器電路除了驅(qū)動(dòng)后級(jí)的輸入阻抗，實(shí)現(xiàn)將本級(jí)與后級(jí)電路級(jí)聯(lián)的作用之外，另一特點(diǎn)是通過(guò)增大功耗與采用偽差分結(jié)構(gòu)的方式，使增益大于1?？紤]到在增益小于1時(shí)，主運(yùn)放第二級(jí)的輸出擺幅可以達(dá)到較大值，使主運(yùn)放第二級(jí)線性度變差。所以設(shè)計(jì)時(shí)要求輸出緩沖器的增益大于1，可以在不影響主運(yùn)放第二級(jí)的線性度的情況下提高整體線度。

3 直流失調(diào)校準(zhǔn)電路設(shè)計(jì)

一般，PGA電路對(duì)運(yùn)放的增益要求比較高，但是器件失配在電路設(shè)計(jì)中無(wú)法避免，失配和前級(jí)造成的直流失調(diào)會(huì)對(duì)PGA引入重要問(wèn)題[9]。由于輸入管的失配產(chǎn)生的失調(diào)電壓，在經(jīng)過(guò)運(yùn)放自身增益放大到下一級(jí)電路輸入端時(shí)，可能會(huì)造成后級(jí)電路飽和，比如在輸入端存在1 mV失調(diào)，運(yùn)放增益為40 dB，如此會(huì)在輸出端產(chǎn)生100 mV的直流失調(diào)，這樣必會(huì)導(dǎo)致整個(gè)電路出現(xiàn)故障[10]，所以考慮到整體電路的動(dòng)態(tài)范圍，加入DCOC電路來(lái)改善失調(diào)情況。

圖3 直流反饋DCOC結(jié)構(gòu)

如圖3為基本的直流反饋DCOC結(jié)構(gòu)。主要通過(guò)反饋環(huán)路來(lái)減小直流失調(diào)。其中，OPA為主運(yùn)放電路，AMP為失調(diào)放大器，LPF為低通濾波器。該閉環(huán)系統(tǒng)的傳輸函數(shù)表達(dá)式為

其中，A為主運(yùn)放增益，對(duì)應(yīng)極點(diǎn)為P1，B失調(diào)放大器增益，對(duì)應(yīng)極點(diǎn)為P2，低通濾波器增益為1，對(duì)應(yīng)極點(diǎn)為P3。為使電路正常工作，必須滿(mǎn)足P1＞＞P3，P2＞＞P3。

圖4 DCOC電路

如圖4為本次設(shè)計(jì)的DCOC電路。其中VIN_N和VIN_P為輸入信號(hào)，VF_P和VF_N為輸出信號(hào)。采用兩個(gè)MOS管連接的方式，可以代替電阻實(shí)現(xiàn)較大的阻抗[10]，同時(shí)避免了大電阻占面積的問(wèn)題，減小了整體版圖面積。

4 電阻反饋網(wǎng)絡(luò)設(shè)計(jì)

圖1外圍環(huán)路即為電阻反饋網(wǎng)絡(luò)。該結(jié)構(gòu)主要通過(guò)2-4譯碼器控制4組開(kāi)關(guān)通斷實(shí)現(xiàn)不同增益檔位間的切換[11-13]。輸入端采用兩個(gè)100 Ω的電阻并聯(lián)的方式，可實(shí)現(xiàn)輸入阻抗為50 Ω。其中，開(kāi)關(guān)用射頻MOS管實(shí)現(xiàn)，調(diào)節(jié)MOS管尺寸較大時(shí)，導(dǎo)通電阻較小，對(duì)反饋網(wǎng)絡(luò)的阻值影響小，減小導(dǎo)通時(shí)對(duì)實(shí)際增益的影響。且開(kāi)關(guān)管的取值按閉環(huán)增益成比例增加，確保更精確的放大系數(shù)。采用閉環(huán)電阻反饋形式，相對(duì)于吉爾伯特等有源結(jié)構(gòu)，可實(shí)現(xiàn)高線性度[14-15]。在運(yùn)放增益足夠大的情況下，當(dāng)?shù)谒慕M開(kāi)關(guān)閉合，其它開(kāi)關(guān)斷開(kāi)時(shí)，此時(shí)增益為0 dB，增益表達(dá)式可簡(jiǎn)化為：

同理18 dB對(duì)應(yīng)表達(dá)式為

5 版圖設(shè)計(jì)和仿真分析

5.1 版圖設(shè)計(jì)

圖1所示為總體電路，圖5為本次設(shè)計(jì)的PGA版圖，芯片面積為247 μm×180 μm。其中，由于電路設(shè)計(jì)時(shí)，主運(yùn)放、DCOC和電阻反饋網(wǎng)絡(luò)均采取差分對(duì)稱(chēng)結(jié)構(gòu)，為確保性能，版圖的布局布線也差分對(duì)稱(chēng)結(jié)構(gòu)。版圖設(shè)計(jì)時(shí)，注意電阻反饋網(wǎng)絡(luò)中各級(jí)開(kāi)關(guān)尺寸大小與增益精確度密切相關(guān)，需要根據(jù)反饋電阻大小合理設(shè)計(jì)。且增益對(duì)各級(jí)反饋電阻之間連線上的寄生十分敏感，布線時(shí)需要根據(jù)電阻比例精確設(shè)計(jì)布線寬度與長(zhǎng)度，按比例關(guān)系進(jìn)行布線設(shè)計(jì)，否則嚴(yán)重影響增益精度。

圖5 PGA芯片版圖

5.2 瞬態(tài)仿真結(jié)果

在輸入信號(hào)頻率為100 MHz，幅值為1 mV時(shí)，輸出瞬態(tài)仿真結(jié)果如圖6所示。

圖6 PGA的瞬態(tài)仿真結(jié)果

5.3 增益仿真結(jié)果

本次設(shè)計(jì)的PGA電路基于0.18 μm CMOS工藝，在確定輸入信號(hào)后，分別可得0 dB、6 dB、12 dB、18 dB增益仿真結(jié)果如表1所示。

表1 各個(gè)檔位增益仿真結(jié)果

低頻時(shí)，增益會(huì)出現(xiàn)增益壓縮的現(xiàn)象，主要原因是主運(yùn)放電路中引入DCOC，雖然可以實(shí)現(xiàn)抵消直流信號(hào)差別的作用，但是其會(huì)出現(xiàn)壓縮直流的同時(shí)壓縮ac信號(hào)，使在低頻處產(chǎn)生負(fù)增益。但是在100 Hz～100 MHz范圍內(nèi)均穩(wěn)定在固定增益處。在100 MHz時(shí)對(duì)應(yīng)增益分別為：0.04 dB、6.08 dB、11.96 dB、18.02 dB，可見(jiàn)誤差均小于0.08 dB。

5.4 噪聲系數(shù)仿真結(jié)果

在輸入信號(hào)頻率為100 MHz，功率為-10 dBm時(shí)，各個(gè)增益檔位對(duì)應(yīng)NF仿真結(jié)果如表2所示。

表2 各個(gè)增益檔位NF仿真結(jié)果

結(jié)合前面2.2節(jié)內(nèi)容，為了減小整體電路NF，在設(shè)計(jì)主運(yùn)放電路時(shí)，將第一級(jí)增益設(shè)計(jì)的比較大，根據(jù)級(jí)聯(lián)噪聲特性，可以有效壓制后級(jí)噪聲，提高電路噪聲性能。故在不同增益檔位時(shí)，增益不同，帶寬不同，對(duì)應(yīng)NF值也不相同[7]。

6 結(jié)束語(yǔ)

基于臺(tái)積電0.18 μm工藝，采用閉環(huán)電阻反饋網(wǎng)絡(luò)設(shè)計(jì)一種寬帶可編程增益放大器電路。在設(shè)計(jì)主運(yùn)放電路時(shí)，將第一級(jí)子運(yùn)放設(shè)計(jì)成PMOS管輸入的同時(shí)增加該級(jí)增益，減小整體噪聲；在第二級(jí)輸入與輸出端添加由與非門(mén)控制的MOS開(kāi)關(guān)，調(diào)整米勒電容大小，改善相位裕度；輸出緩沖器電路采用偽差分結(jié)構(gòu)，實(shí)現(xiàn)整體線性度的改善。引入DCOC電路，減小了失配和前級(jí)直流失調(diào)帶來(lái)的影響。閉環(huán)電阻反饋結(jié)構(gòu)可以實(shí)現(xiàn)高精度的閉環(huán)增益。仿真結(jié)果表明，在電壓電源為1.8 V，輸入信號(hào)100 MHz時(shí)，本次設(shè)計(jì)實(shí)現(xiàn)了0～18 dB增益范圍變化，6 dB步進(jìn)，輸出增益帶寬大于100 MHz，NF小于15 dB，芯片面積為247 μm×180 μm。

表3 本設(shè)計(jì)與文獻(xiàn)中性能指標(biāo)對(duì)比