牛強(qiáng)軍， 孫會超， 張 強(qiáng)

(1.鄭州大學(xué)，鄭州 450001； 2.空軍工程大學(xué)航空機(jī)務(wù)士官學(xué)校，河南 信陽 464000)

0 引言

為滿足部隊(duì)開展基層級技術(shù)狀態(tài)檢查、中繼級巡修和基地級應(yīng)急搶修時(shí)對擴(kuò)跳頻電臺進(jìn)行快速檢測的需求，需要一種便攜、性能可靠、使用方便和集成化的擴(kuò)跳頻信號源，為電臺測試提供激勵信號，以提高部隊(duì)快速保障能力。傳統(tǒng)的戰(zhàn)術(shù)擴(kuò)跳頻電臺信號源大多采用模擬電路合成，這種電路在信號合成、調(diào)制和功率控制的每個環(huán)節(jié)都會引入各種噪聲，降低信號源的性能指標(biāo)。為了解決該問題，國內(nèi)學(xué)者提出了一些方案：文獻(xiàn)[1]提出了基于FPGA思想的跳頻調(diào)制實(shí)現(xiàn)方案，系統(tǒng)結(jié)構(gòu)較傳統(tǒng)結(jié)構(gòu)得到簡化，性能得到增強(qiáng)[1]，但系統(tǒng)使用DDS+PLL結(jié)構(gòu)，使得系統(tǒng)體積不利于設(shè)備小型化和規(guī)?；?；文獻(xiàn)[2]完成了跳頻系統(tǒng)體系架構(gòu)，結(jié)構(gòu)化設(shè)計(jì)[2]，但同樣存在設(shè)備體積大的問題；文獻(xiàn)[3]在傳統(tǒng)的跳頻通信基礎(chǔ)上提出了變速跳頻機(jī)制，在抗干擾性能方面得到提升[3]，但跳速偏低，缺乏硬件實(shí)現(xiàn)驗(yàn)證。針對以上問題，結(jié)合電臺測試的要求，提出了一種基于FPGA+AD9915的擴(kuò)跳頻信號源實(shí)現(xiàn)方案。

1 系統(tǒng)方案設(shè)計(jì)及硬件介紹

1.1 系統(tǒng)方案設(shè)計(jì)

根據(jù)信號源需求，結(jié)合擴(kuò)跳頻原理，構(gòu)建系統(tǒng)總設(shè)計(jì)方案如圖1所示。

圖1 擴(kuò)跳頻系統(tǒng)方案圖Fig.1 Diagram of the DS/FH system scheme

FPGA從主控單元接收含有數(shù)據(jù)信息的二進(jìn)制信碼，芯片內(nèi)部進(jìn)行卷積編碼，編碼后的信息輸入到緩存器中，達(dá)到指定長度后與當(dāng)前跳頻同步信息組幀完成一個完整的跳頻幀，再將這些數(shù)據(jù)進(jìn)行擴(kuò)頻調(diào)制、串并轉(zhuǎn)換后完成π/4-DQPSK調(diào)制，控制數(shù)模轉(zhuǎn)換芯片實(shí)現(xiàn)中頻調(diào)制；同時(shí),FPGA通過跳頻碼實(shí)現(xiàn)對頻率合成芯片的控制，產(chǎn)生跳頻載波；將兩路模擬信號混頻實(shí)現(xiàn)擴(kuò)跳頻信號[4]的產(chǎn)生。

依據(jù)方案將系統(tǒng)硬件分為基帶數(shù)據(jù)信息處理模塊、數(shù)模轉(zhuǎn)換模塊、頻率合成模塊、混頻模塊和電源模塊共5個模塊，本文主要介紹前3個模塊的設(shè)計(jì)。

1.2 基帶數(shù)據(jù)信息處理模塊

方案選用的是美國Altera公司的EP4CE6E22C8高性能芯片，芯片內(nèi)部集成了24 624個邏輯單元，內(nèi)嵌66個乘法器，超過600 kbd RAM和內(nèi)嵌了4個鎖相環(huán)電路，擁有144個用戶I/O口，滿足數(shù)字基帶信號處理的要求。

該模塊在FPGA中主要完成系統(tǒng)時(shí)鐘的分頻倍頻、基帶數(shù)字信息處理、擴(kuò)頻處理、DQPSK調(diào)制、跳頻圖案的生成、AD9915控制和數(shù)模芯片的控制。系統(tǒng)運(yùn)行后，F(xiàn)PGA首先進(jìn)行初始化操作，隨后將接收到的信息數(shù)據(jù)進(jìn)行基帶信息處理[5]完成DQPSK調(diào)制，將信息數(shù)據(jù)調(diào)制到中頻載波上，通過12位數(shù)據(jù)總線完成對數(shù)模轉(zhuǎn)換芯片的控制，同時(shí)FPGA根據(jù)跳頻圖案生成控制指令，通過32位并行數(shù)據(jù)總線對DDS芯片進(jìn)行控制。

1.3 數(shù)模轉(zhuǎn)換模塊

方案選用美國Harris公司的HI5741芯片，具有14位D/A數(shù)據(jù)轉(zhuǎn)換接口，+5 V和-5.2 V電源供能，最高轉(zhuǎn)換速率可達(dá)100 MHz，具有優(yōu)良的頻域性能。

FPGA完成DQPSK調(diào)制，最后加法器輸出的是16位數(shù)字信號，為了完成對HI5741的控制，就需要進(jìn)行截?cái)?，選擇輸出的高14位作為控制信號，因此FPGA與HI5741之間具有14位數(shù)據(jù)總線。HI5741的使用方法和接口時(shí)序比較簡單。HI5741芯片受時(shí)鐘控制，只要在時(shí)鐘的上升沿將14位數(shù)字?jǐn)?shù)據(jù)輸入到輸入鎖存器中，芯片內(nèi)的模擬數(shù)據(jù)就會立即更新。電路原理如圖2所示。

圖2 HI5741連接圖Fig.2 Connection of HI5741

1.4 頻率合成模塊

頻率合成選用直接數(shù)字合成法(DDS)，這種方法簡單可靠、控制方便，高性能芯片具有很短的頻率轉(zhuǎn)換時(shí)間和很高的頻率分辨率，頻率穩(wěn)定度滿足設(shè)計(jì)要求，很適合跳頻信號源的設(shè)計(jì)[6]。DDS的原理如圖3所示,包含相位累加器、波形存儲器、數(shù)模轉(zhuǎn)換器3個部分。

為得到輸出為理想單頻信號U(t)=Asin(2πf0t)的信號，用采樣頻率為fc(Tc=1/fc)的時(shí)鐘信號進(jìn)行采樣，則相位增量Δθ1=2πf0Tc。將一個理想正弦信號等分2N份，量化為16進(jìn)制數(shù)存放在波形存儲器中，則相位增量為Δθ2=2π/2N。

如果兩個相位增量相等，得到輸出信號頻率為f0=fc/2N，此時(shí)輸出的頻率最小，作為DDS芯片的頻率分辨率。如果控制兩個相位增量的比例k=Δθ1/Δθ2(k為頻率控制字)，就實(shí)現(xiàn)了對輸出頻率的控制，此時(shí)的輸出頻率f0為

(1)

這里可以看成輸出頻率是頻率分辨率的k倍。

DDS芯片選用的是美國ADI公司的AD9915高性能芯片，2.5 GHz時(shí)鐘速度，內(nèi)部集成12位DAC，具有32位并行數(shù)據(jù)接口，頻率轉(zhuǎn)換時(shí)間達(dá)到納秒級。FPGA與AD9915的硬件連接方法如圖4所示。

圖4 FPGA與AD9915的硬件連接圖

2 軟件設(shè)計(jì)

依據(jù)軟件無線電的思想，通過軟件控制硬件，只需要改變數(shù)據(jù)總線上的控制數(shù)據(jù)，即可控制芯片完成頻率跳變，提高跳頻速率，簡化硬件結(jié)構(gòu)的組成。

基于FPGA的模塊化思想，軟件編程是遵循先分調(diào)，再總調(diào)的思想。在Quartus Ⅱ平臺采用Verilog語言實(shí)現(xiàn)分模塊的仿真，部分主要的分模塊仿真結(jié)果會做具體介紹。仿真結(jié)果正確后將分模塊移植到一起進(jìn)行總體仿真，最后將程序下載到PCB板芯片上進(jìn)行測試。

2.1 π/4-DQPSK調(diào)制

π/4-DQPSK調(diào)制是一種線性窄帶數(shù)字調(diào)制技術(shù)，是在QPSK技術(shù)的基礎(chǔ)上改進(jìn)的，在非線性信道中可以獲得比QPSK 更高的頻譜效率，具有頻譜特性好、頻譜利用率高等優(yōu)點(diǎn)[8]。π/4-DQPSK調(diào)制相位變化是π/4的整數(shù)倍，不會出現(xiàn)因相位突變導(dǎo)致的頻譜偏移。

k-1時(shí)刻的載波傳輸信號Sk-1可表示為

Sk-1(t)=cos(ωt-φk-1)

(2)

式中，φk-1為絕對相位。k時(shí)刻的絕對相位載波傳輸信號Sk為

Sk=cos(ωt-(φk-1+Δφ))

(3)

式中，Δφ為相位變化，φk-1+Δφ=φk，將Sk展開得到

Sk=cos(φk-1+Δφ)cosωt+sin(φk-1+Δφ)sinωt=
Ikcosωt+Qksinωt

(4)

式中:

Ik=cos(φk-1+Δφ)=
cosφk-1cos Δφ-sinφk-1sin Δφ=
Ik-1cos Δφ-Qk-1sinΔφ；

(5)

Qk=sin(φk-1+Δφ)=
sinφk-1cos Δφ+cosφk-1sin Δφ=
Qk-1cos Δφ+Ik-1sin Δφ。

(6)

這是π/4-DQPSK調(diào)制的數(shù)學(xué)基礎(chǔ)，式(5)、式(6)表明Ik和Qk不僅和輸入數(shù)據(jù)有關(guān)，而且與前一時(shí)刻Ik-1和Qk-1有關(guān)[9]。由式(4)構(gòu)造如圖5所示的DQPSK調(diào)制器。

圖5 DQPSK調(diào)制系統(tǒng)組成框圖Fig.5 Block diagram of DQPSK modulation system

在Quartus軟件中編程實(shí)現(xiàn)調(diào)制的仿真如圖6所示。圖中可以看出第3個波形的相位為3π/2，第4個波形的相位為3π/4，兩個波形之間的相位差為5π/4，此時(shí)輸入的兩路數(shù)據(jù)為(0,0)，與理論輸入結(jié)果一致，說明仿真結(jié)果正確。

圖6 π/4-DQPSK調(diào)制仿真結(jié)果圖Fig.6 π/4-DQPSK modulated simulation results

2.2 跳頻碼

跳頻碼的設(shè)計(jì)是一個跳頻系統(tǒng)的關(guān)鍵核心，一個跳頻碼的設(shè)計(jì)好壞直接關(guān)系到這個跳頻系統(tǒng)的抗干擾性能。根據(jù)跳頻圖案隨機(jī)性好、產(chǎn)生電路簡單等的抗干擾性能要求，采用對偶頻帶法和L- G模型，構(gòu)造出一種寬間隔跳頻圖案。算法在FPGA中具體實(shí)現(xiàn)步驟如下。1) 基于m序列，利用非連續(xù)抽頭模型，建立區(qū)間跳頻序列，同時(shí)通過對偶頻帶的關(guān)系，建立對應(yīng)的跳頻序列,將跳頻頻帶分成兩個對偶的區(qū)間頻帶。2) 根據(jù)前一時(shí)刻生成跳頻碼的標(biāo)志位，選擇在對應(yīng)區(qū)間頻帶內(nèi)做比較，計(jì)算出前一時(shí)刻頻點(diǎn)和當(dāng)前時(shí)刻頻點(diǎn)之間的距離。3) 如果頻點(diǎn)間的距離滿足要求，選擇在同一區(qū)間頻帶內(nèi)跳變；如果不滿足跳變距離的要求，則改跳到對偶頻帶上，依次延續(xù)下去，保證前后兩個頻率點(diǎn)滿足寬間隔要求。

依據(jù)以上思路，設(shè)計(jì)頻率數(shù)目為q=16、跳頻間隔為d=3的寬間隔跳頻序列[10]。采用本源多項(xiàng)式為x9+x4+1的m序列設(shè)計(jì)跳頻序列。跳頻序列仿真如圖7所示。仿真輸出的跳頻碼間隔大于3，滿足設(shè)計(jì)要求，頻率在16個跳頻點(diǎn)之間跳變，仿真結(jié)果達(dá)到預(yù)期要求。

圖7 對偶寬間隔跳頻序列仿真圖Fig.7 A simulation diagram of frequency hopping sequences for dual width intervals

2.3 跳頻控制模塊

由于中頻調(diào)制輸出的頻率為定值，所以系統(tǒng)頻率的跳變主要通過FPGA對AD芯片的控制來完成。在時(shí)鐘的控制下 ，F(xiàn)PGA更新AD9915的頻率控制字來變換頻率輸出。芯片控制流程如圖8所示。

圖8 芯片控制流程圖Fig.8 Flow chart of chip control

芯片上電后先進(jìn)行主機(jī)復(fù)位，使芯片內(nèi)部寄存器恢復(fù)至默認(rèn)值。根據(jù)芯片特點(diǎn)，上電后還需將DAC校準(zhǔn)使能位手動置1，然后清零，這會啟動內(nèi)部校準(zhǔn)程序，優(yōu)化DAC時(shí)序建立時(shí)間。隨后進(jìn)行芯片的基礎(chǔ)配置，配置[F3∶F0]引腳，設(shè)置芯片的工作模式為Profile調(diào)制模式；利用外部引腳[PS2∶PS0]選擇指定的寄存器，采用乒乓操作[11]配置寄存器的DDS數(shù)值，隨后在SYNC_CLK時(shí)鐘上升沿下使用指定的Profile寄存器中的參數(shù)更新數(shù)據(jù)，完成頻率的切換。

3 系統(tǒng)調(diào)試

基于軟件無線電的優(yōu)勢，只需改變開發(fā)平臺上的設(shè)置數(shù)據(jù)，就可改變跳擴(kuò)頻系統(tǒng)的m序列、跳頻點(diǎn)數(shù)、頻率間隔等數(shù)據(jù)，進(jìn)而控制跳頻系統(tǒng)的參數(shù)。為了方便系統(tǒng)性能測試，選擇在超短波108～118.9 MHz的帶寬內(nèi)測試，使用頻譜儀觀察輸出信號頻譜，如圖9所示。根據(jù)跳頻序列生成算法在帶寬內(nèi)分配了16個跳頻點(diǎn)，頻譜儀顯示16個頻譜清晰的尖峰，說明信號性能良好。中心頻率顯示為113 MHz，頻率間隔為625 kHz，達(dá)到跳頻信號源的頻率間隔要求。

圖9 跳頻頻譜圖Fig.9 Frequency hopping spectrogram

4 結(jié)論

針對目前擴(kuò)跳頻信號源攜帶不便和集成度低等問題，依據(jù)擴(kuò)跳頻通信信號的要求，構(gòu)建了以FPGA和DDS為核心的擴(kuò)跳頻信號源。系統(tǒng)設(shè)計(jì)采用軟件無線電技術(shù)和直接數(shù)字頻率合成技術(shù)，具有體積小、重量輕、性價(jià)比高和集成度高的特點(diǎn)。實(shí)驗(yàn)結(jié)果表明，該跳頻信號源能夠在軟件參數(shù)可控的條件下，穩(wěn)定地輸出攜帶數(shù)據(jù)的全頻段跳頻信號，系統(tǒng)整體發(fā)送數(shù)據(jù)速率4.8 Kibit/s，跳頻速度為1000 hop/s，滿足機(jī)載電臺測試過程中對跳頻信號源的性能要求。該信號源除了滿足部隊(duì)外場電臺性能測試外，還可推廣到航修廠、研究所和部隊(duì)修理廠等單位，具有較高的推廣應(yīng)用價(jià)值。