劉凜韋, 鄧文迪

(華中師范大學(xué) 物理科學(xué)與技術(shù)學(xué)院,湖北 武漢 430079)

0 引 言

隨著測量儀器的不斷發(fā)展,對儀器的測量頻率要求越來越高。雖然交流毫伏表對頻率的要求較低，但也會時常測量超過1 MHz頻率的交流信號。如果按照傳統(tǒng)采樣方法設(shè)計10 MHz的交流毫伏表，則需要采樣速率很高的模/數(shù)轉(zhuǎn)換器(analog-to-digital converter,ADC)芯片滿足采樣需求，將使得交流毫伏表的制作成本大大提高。目前市場上主要有2種方法設(shè)計交流毫伏表：采用模擬電路的方式直接對信號進(jìn)行濾波得到直流分量進(jìn)而得到交流信號有效值；通過模/數(shù)(analog-to-digital,A/D)轉(zhuǎn)換對模擬信號數(shù)字化，算出交流信號有效值。2種方案均不能對較高頻率的交流信號進(jìn)行測量，本文選用順序等效采樣的方式，將采樣信號的頻率提高到10 MHz，提高交流毫伏表測量頻率。

1 方法對比

1.1 計算有效值方法

計算交流信號有效值主要有：直接求得交流信號的峰峰值，通過峰峰值來轉(zhuǎn)化計算交流信號的有效值；通過一組有序的采樣點(diǎn)進(jìn)行積分求交流信號的有效值。積分的方法需先將采樣點(diǎn)按照相對Trig信號時間間隔大小進(jìn)行排序，再對采樣點(diǎn)圍成的區(qū)域進(jìn)行積分運(yùn)算求出面積，進(jìn)而求得交流信號的有效值[1]。具體原理如圖1所示。

圖1 積分求有效值原理

2)通過采樣點(diǎn)和采樣時間求出分割區(qū)域面積為

(1)

3)通過求和得出正弦波的有效值為

(2)

考慮到在采樣的過程中會出現(xiàn)一些噪聲，直接采樣求峰峰值可能會產(chǎn)生較大的誤差，因此,選用積分求有效值的方法來計算交流信號的有效值[2,3]。

1.2 等效采樣方法

等效采樣主要包括等效隨機(jī)采樣和等效順序采樣，原理參見文獻(xiàn)[4～12]。由于等效隨機(jī)采樣在采樣時沒有規(guī)律性，在后期需要對采樣點(diǎn)進(jìn)行重新排序，且需要求出排序后相鄰采樣點(diǎn)的時間間隔，才能夠積分計算出交流信號的面積，使后期數(shù)據(jù)處理的工作量過大。而采用等效順序采樣的方式，雖然在采樣時需要控制精準(zhǔn)的采樣起始時間，但后期數(shù)據(jù)處理時不僅免去對采樣點(diǎn)排序的麻煩，且由于等效順序采樣的采樣點(diǎn)間距相同的特性，可將式(2)簡化為

(3)

可知，在等效順序采樣的方式下，僅需要得到1個正弦波的周期內(nèi)的采樣點(diǎn)和采樣點(diǎn)數(shù)即可求出信號的有效值，大大減小了數(shù)據(jù)處理的工作量。因此，系統(tǒng)選用了等效順序的采樣方式。

2 系統(tǒng)設(shè)計

2.1 系統(tǒng)總體設(shè)計

整個系統(tǒng)采用了FPGA+MCU的方式來實(shí)現(xiàn)交流毫伏表的功能[13]。FPGA用于控制時序邏輯，外部電路等[13]，如驅(qū)動ADC芯片，控制前端衰減放大網(wǎng)絡(luò)等；MCU用于對采樣后的數(shù)據(jù)進(jìn)行處理，包括對采樣得到的數(shù)據(jù)進(jìn)行積分求平均值，求DB值等[15]。整體框圖如圖2所示。

圖2 系統(tǒng)整體框圖

待測信號首先通過衰減放大網(wǎng)絡(luò)后，得到一個合適的幅度的信號，信號分成2路，一路送給ADC芯片進(jìn)行采樣，得到ADC的采樣值，一路送給比較器產(chǎn)生方波信號。方波信號作為FPGA部分的觸發(fā)信號，以實(shí)現(xiàn)等效采樣的算法，同時實(shí)現(xiàn)FPGA對待測信號頻率的測量。ADC采樣到的數(shù)據(jù)經(jīng)MCU處理后，得到待測信號的有效值，再判斷是否需要切換檔位等，最后將檔位值，有效值反饋到FPGA，F(xiàn)PGA對衰減放大網(wǎng)絡(luò)的檔位進(jìn)行調(diào)節(jié)并最終顯示結(jié)果。

2.2 等效順序采樣實(shí)現(xiàn)

2.2.1 等效順序采樣在不同頻率時的處理

等效順序采樣在每個周期僅采樣1個點(diǎn)，時間利用率很低。當(dāng)測量高頻信號的時候，需要將兩個等效采樣點(diǎn)的時間差td設(shè)置很小，而測量低頻信號時，如果還采用高頻時的方式，則會導(dǎo)致采樣結(jié)果的更新率過慢。假設(shè)1個周期需要采樣20點(diǎn)才能精確算出最終的采樣結(jié)果，那么測量10 MHz的信號需要將td設(shè)置成為5 ns，此時計算待測信號的有效值僅需要20個待測信號周期，即2 μs，但測量1 kHz的待測信號時，則1周期會等效采樣200×103個點(diǎn)，此時計算待測信號的有效值則需要200 s的時間，更新率過慢。因此,ADC的采樣驅(qū)動需要根據(jù)待測信號的頻率來分檔位處理，當(dāng)待測信號頻率較高時，選擇用等效順序采樣的方式，當(dāng)待測信號頻率較低時，選擇直接采樣的方式，換擋部分結(jié)構(gòu)框圖如圖3所示。

圖3 ADC驅(qū)動檔位選擇示意

ADC驅(qū)動的檔位選擇主要由FPGA部分完成，F(xiàn)PGA對比較器產(chǎn)生的方波信號進(jìn)行頻率計算，測得的頻率值作為選擇器的判斷依據(jù)，其中產(chǎn)生了4路不同檔位的ADC驅(qū)動信號，選擇器選擇合適的一個檔位作為當(dāng)前的ADC驅(qū)動輸出。

2.2.2 等效順序采樣驅(qū)動

等效順序采樣驅(qū)動如圖4所示。

圖4 等效順序采樣驅(qū)動

等效順序采樣所需要的最高采樣時鐘為200 MHz，所以先通過鎖相環(huán)(phase locking loop,PLL)將系統(tǒng)時鐘進(jìn)行倍頻處理。用其作為等效順序采樣驅(qū)動模塊的時鐘，以控制精準(zhǔn)延時。當(dāng)ADC芯片進(jìn)入正常工作模式后，則等待觸發(fā)信號。當(dāng)觸發(fā)信號到來后，計數(shù)器對開始200 MHz時鐘計數(shù)并不斷與cnt2比較，當(dāng)滿足cnt1≥cnt2時，ADC芯片開始采樣，cnt1清零，cnt2加1。每次采樣結(jié)束后再次等待Trig信號，以此實(shí)現(xiàn)了采樣點(diǎn)與Trig信號時間間隔依次增大的效果。

2.3 采樣數(shù)據(jù)的處理

由式(3)可知，測量待測信號的有效值需要已知1個周期內(nèi)的采樣值和采樣點(diǎn)數(shù)。采樣點(diǎn)的采樣值可由FPGA讀出后直接傳給MCU，而1個周期內(nèi)的采樣點(diǎn)數(shù)則需要通過計算求得。由于等效采樣相鄰的2個點(diǎn)的時間差td相同，則可以通過頻率計測得的頻率f和時間差td求得一個周期內(nèi)的點(diǎn)數(shù)，即n=1/ftd,將n代入式(3)中后可以求得最終待測信號有效值結(jié)果。

3 測試與結(jié)果分析

3.1 等效順序采樣驗證

在輸入信號頻率為1 MHz時，將采得數(shù)據(jù)提取后，用打點(diǎn)的方式還原波形，發(fā)現(xiàn)除了有少量噪聲點(diǎn)外，整體達(dá)到了等效采樣的目的，打點(diǎn)還原的波形如圖5。

圖5 還原波形

3.2 有效值精度測試

本文采用的是8位ADC，所以系統(tǒng)的精度不是很高。實(shí)際測量數(shù)據(jù)發(fā)現(xiàn)在不同頻率檔位切換時，會導(dǎo)致誤差偏大，分析原因由于此時采樣點(diǎn)數(shù)過少，誤差導(dǎo)致偏大，但是所有誤差均滿足在3 %以下。500 mVrms信號在不同頻率下測量值如表1所示。

表1 500 mVrms在不同頻率下測量值

4 結(jié) 論

用等效順序采樣的方法實(shí)現(xiàn)了交流毫伏表的功能，可以大幅度減小ADC芯片的成本，使采樣率1 MHz的AD芯片等效達(dá)到10 MHz的等效采樣率；用積分的方法求有效值，可以有效避免噪聲，相比于隨機(jī)等效采樣而言，準(zhǔn)確度大大提高，且可以測得各種不規(guī)則形狀信號的有效值。