魏祎

摘要：基于40 nm CMOS工藝，設計了一種高速逐次逼近型模數(shù)轉換器。本設計采用了非二進制冗余DAC技術來緩解ADC對建立時間和建立精度的要求，來提高ADC量化的準確性；采用帶有預放大級的高速比較器來提高比較器的精度，同時減小后級Latch的回踢噪聲，采用了兩級Latch來進一步提高比較器的速度；采用基于鎖存器的鎖存單元來提高SAR邏輯控制電路的速度，并且采用了異步時序控制，不需要外部時鐘，有利于提高SAR ADC的速度，并降低了設計的復雜度。設計的SAR ADC在160 MHz的采樣頻率下，在不同輸入信號頻率下均可以實現(xiàn)12 bit的量化精度，SFDR均在83 dB以上。

關鍵詞：高速通信：模數(shù)轉換器：逐次逼近：非二進制

0 引言

隨著智能設備的普及和通信技術的不斷發(fā)展，消費者對智能互聯(lián)的需求變得越來越迫切。這就要求通信網(wǎng)絡要有更快的數(shù)據(jù)速率。而更高的數(shù)據(jù)傳輸速率就要求更大的帶寬。因此通訊接收機就需要更快的數(shù)據(jù)轉換器，將模擬的無線通信信號轉換為數(shù)字信號，供DSP芯片進行處理。模數(shù)轉換器（Analog-to-DigitalConverter，ADC）作為連接模擬系統(tǒng)和數(shù)字信號處理系統(tǒng)的橋梁起著關鍵的作用。

在同樣精度與速度要求下，與快閃型、折疊內(nèi)插型、流水線型等ADC相比，SAR ADC結構簡單、功耗低、易于集成等特點，因此得到了廣泛的應用[1-2]。

常見的SAR ADC主要由自舉采樣開關、DAC、比較器和SAR邏輯電路組成，其基本架構如圖1所示。其中DAC主要采用電容陣列構成的CDAC。一個N位的SAR ADC的工作原理是采用二進制搜索算法確定輸入信號所在的量化區(qū)間。首先，輸入信號通過采樣開關存儲在DAC中；然后通過比較器對輸入信號和DAC產(chǎn)生的參考電壓進行比較，將比較結果輸出到SAR邏輯電路，SAR邏輯控制電路根據(jù)比較結果去控制DAC中的開關切換，使DAC進一步產(chǎn)生逼近輸入信號的參考電壓：最后當每一位都比較完成后，DAC的輸出電壓將收斂到與輸入信號相差不超過1/2 LSB （1LSB=VFS/2N）的范圍，比較器的每一位輸出碼組成最終的N位輸出碼。

本設計采用了非2進制冗余DAC技術、靜態(tài)鎖存比較器、基于鎖存器的SAR邏輯控制電路，在CMOS工藝下實現(xiàn)了12 bit的高速SAR ADC的設計。

1 DAC的設計

DAC為非二進制傳統(tǒng)電容陣列，陣列基底小于2。由于DAC陣列總電容很小，為抑制電荷注入，采用下極板采樣方式。為保證12 bit動態(tài)范圍，選取定基底radix=1.877，以13位電容陣列的方式來實現(xiàn)12 bit的SAR ADC。電路結構如圖2所示。

非二進制冗余DAC技術緩解了ADC對建立時間和建立精度的要求[3]。在傳統(tǒng)的二進制電容陣列里，電容的值都是以2為基底，ADC的轉換編碼和輸入信號之間是線性映射的關系。如果將電容陣列的基底設置成小于2，則轉換編碼和輸入信號之間不再是線性映射，這種非線性映射恰恰為DAC的建立提供了冗余，可一定程度放寬DAC的建立精度，同時建立時間也大大縮短。一個N位的非二進制SAR ADC，假設以radix作為電容陣列的基底，由于radix<2，繼續(xù)使用N位電容進行量化將導致ADC不足以提供N位精度的動態(tài)范圍，假設使用k位電容進行量化，則需滿足

根據(jù)式（1），如果利用13位電容來實現(xiàn)1 2位ADC，則基底至少為1.8772。冗余發(fā)生在量化編碼為0111…111和1000…000之間，只要輸入信號在此冗余范圍，不管高位量化值是0還是1，最終都能被準確地表示，換言之，只要DAC能夠建立到對應的冗余范圍內(nèi)，最終就能正確完成量化[4]。

2 SRA ADC的工作原理

在采樣階段，采用下極板采樣的方式，DAC差分輸出端接共模電壓V_CM，所有電容下極板分別接輸入信號Vip和Vin，此時差分DAC輸出端的電荷：

QXP=（VCM - Vip）.Ctot.p

（2）

QXN=（VCM - Vin）.Ctot，n，

（3）

為了減小采樣開關的非理想效應，先將VCM開關斷開，再將自舉采樣開關斷開，完成對輸入信號的采樣。采樣完成后即進行第一次量化。以差分DAC的P端為例，首先將上極板從共模電平VCM斷開，然后將除MSB電容外所有電容的下極板切換到Vrefb，MSB電容下極板切換到Vrefb，DAC建立完成即進行第一次比較，此時，上極板電荷：

Q'xP=（VXP - Vretb）- （Ctot，p- ClZ，p）+ （VXP - Vreft）-C1Z，p

（4）

互補DAC的N端的切換方式和P端相反，其切換后上極板電荷：

Q'XN=（VXN - Vreft）.（ctot，n- clz，n）+（VXN - Vrefb）.C12，n

（5）

根據(jù)上極板電荷守恒：

QXP=Q'xP，QXN=Q'xN

（6）

可得第一次比較時：

VXP=VCM - Vip+Vreft.w12，p，a+Vrefb.（1-w12，p，a）

（7）

VXN=VCM - Vin+Vreft-（1-w12，n.a）+Vrefb-W12，n，a

（8）

其中定義模擬權重：

假設第一次比較結果D12=1，即VXP< VXN，則P端DAC的MSB電容下極板接Vref保持不變，將MSB-1電容從Vrefb切換到Vrefb，VXP= VCM- Vip+Vreft.（w 2，pa+w11，p，a）+Vrefb.（1-w12，pa-w11，p，a）?；パaDAC端MSB電容下極板接Vreft保持不變，并將MSB-1電容下極板從Vrefb切換到Vreft，VXN= VCM-Vcm+ Vrefb.（1-w12，n，a-wll，n，a）+ Vrefb.（w12，n，a+wll，n，a）。

假設第一次比較結果D12=0，即VXP> VXN，則P端DAC的MSB電容下極板要從Vreft切到Vrefb，將MSB-1電容從Vrefb切換到Vreft，V'XP=VCM-Vip+Vreft.w11，p，a+Vrefb.（1 -wll，n，a）；互補DAC端MSB電容下極板要切到Vreft，并將MSB-1電容下極板從Vreft切換到Vrefb，vXN= VCM-Vn+ Vreft'（1一∞11，n，a）+Vrefb。w11，n，a

逐次逼近從高位到低位依次進行，對于P端的每一位電容Cip（i=12，11，…，O），首先將之切換到Vreft，根據(jù)比較結果D，決定是否需要切換回Vrefb，然后繼續(xù)進行下一位量化。如果D，=1，則Ci，p保持接Vreft不變，同時Ci，p的數(shù)字權重將累加到最終輸出編碼；如果D，=0，則Ci，p要從Vreft切換回Vrefb，并且Ci.p的數(shù)字權重不需要累加到最終輸出編碼。

3 比較器的設計

本設計中的比較器采用靜態(tài)鎖存比較器加一級動態(tài)鎖存器的結構，其結構如圖3所示。靜態(tài)鎖存比較器采用的再生單元是A類交叉耦合對[5]，比較器的工作電流決定了其轉換速度。第一級為預放大級，對輸入信號進行放大，輸出電流通過鏡像注入再生單元，差分輸入對管的漏端與再生節(jié)點之間存在隔離，回踢噪聲較小。比較器采用異步時序控制，當比較器產(chǎn)生比較結果后對比較器進行復位操作。

本設計中SAR ADC的輸入信號為800 mVpp，一個LSB為195 μV?？紤]到LatcH的比較速度與輸入信號的關系，預放大級的增益設計為20 dB。在實際工作時，比較器的工作速度很快，因此預放大級需要有足夠的帶寬。本設計中預放大級的-3 dB帶寬為1.8 GHz。

4 SAR邏輯控制電路的設計

采用同步結構的SAR邏輯需要額外的控制時鐘。對于一個N位同步SAR ADC而言，量化過程需要N個時鐘周期，采樣過程需要一個到多個時鐘周期，假設為一個時鐘周期，則ADC的采樣率為外部時鐘頻率的1/（N+1），由于采樣時鐘必須要保證精度且由外部時鐘分頻得到[6-7]，因此在同步設計里首先要保證（N+1）信于采樣率的外部時鐘的精度，不但相當困難，而且十分不經(jīng)濟。

因此本設計采用異步時序控制的SAR邏輯。SAR邏輯控制電路由13個鎖存單元及對應的DAC開關控制信號產(chǎn)生電路組成，如圖4所示，本設計共有13個鎖存單元。

VIN和VIP接收比較器的輸出，ENS接收來自前一級的使能信號，CLK為鎖存單元的控制時鐘，控制內(nèi)部的鎖存器，RST為復位信號，鎖存單元對比較器的結果進行鎖存后，經(jīng)過邏輯電路產(chǎn)生VOUTP和VOUTN作為DAC開關的控制信號，來控制電容下極板的切換。其工作流程為，當比較器產(chǎn)生比較結果后，將比較結果輸出到SAR單元，同時將比較結果通過與非門來產(chǎn)生鎖存單元的控制時鐘，控制鎖存單元對比較器的輸出結果進行鎖存，鎖存完成后隨即產(chǎn)生一個使能信號，開啟下一級鎖存單元，等待下一次比較器的結果。當最后一級鎖存單元鎖存比較器結果后，產(chǎn)生的READY信號作為最終量化數(shù)據(jù)并行輸出的控制信號，并用于產(chǎn)生SAR邏輯控制電路的復位信號，同時將DAC的電容上極板接到VCM，等待下一個采樣周期的到來。

5 SAR ADC仿真結果

在采樣頻率Fs=160 MHz時，在不同輸入信號頻率下對SAR ADC進行仿真。輸入信號為差分的正弦波，差分擺幅為800 mVpp，參考電壓Vreft=800 mV，Vrefb=400 mV。通過Matlab對ADC的輸出數(shù)據(jù)進行FFT處理后，得到SAR ADC在不同輸入信號頻率下的動態(tài)性能如表1所示。

SAR ADC在不同輸入信號頻率時的性能仿真結果統(tǒng)計如表1所示。

由仿真結果可以看出，本ADC的設計實現(xiàn)在160MHz的采樣頻率下能夠完成13次量化，并保證了12位的量化精度。

6 結論

本設計采用了非二進制冗余DAC技術來緩解ADC對建立時間和精度的要求；采用帶有預放大級的高速比較器來提高比較器的精度，并減小后級LatcH的回踢噪聲：SAR邏輯控制電路采用基于鎖存器的鎖存單元來提高SAR的速度，并且采用了異步時序控制，不需要外部時鐘，有利于提高SAR ADC的速度，并降低了設計的復雜度。

經(jīng)過仿真驗證，本文設計的SAR ADC在160 MHz的采樣頻率下，在不同輸入信號頻率下均可以實現(xiàn)12 bit白勺量化精度，SFDR均在83 dB以上。

參考文獻：

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[3]杜翎基于非二進制量化算法的逐次逼近模數(shù)轉換器的設計[D]電子科技大學，2016

[4]王偉分辨率可配置型高速SARADC的研究與設計[D]電子科技大學，2016

[5]c. C. Liu， C. H Kuo，Y ZLin. A 10 bit 320MS/s low-cost SAR ADC for IEEE 802.llacapplications in 20 nm CMOS[Jl. IEEE Journal of Solid-State Circuits， 2015， 50（11）： 2645-2654

[6]L. Du，S Wu，M Jiang， et al.. A lO-bit 100MS/s subrange SAR ADC with time-domainquantization[C]. International Symposium on Circuits and Systems， Melbourne VIC， 2014， 301-304

[7]Y. Zhu，C H Chan，S W. Sin， et al.. A 34 f J lOb 500 MS/s partiaHnterleaving pipelined SARADC[C]. Symposium on VLSI Circuits， Honolulu， 2012， 90-91