肖瑩慧

摘 要： 為了降低無(wú)源RFID傳感器標(biāo)簽的功耗和面積，設(shè)計(jì)一種基于無(wú)源RFID數(shù)字電容式傳感器的接口電路。其采用0.18 μm CMOS工藝設(shè)計(jì)的集成式全數(shù)字結(jié)構(gòu)，能夠在頻域內(nèi)對(duì)傳感器電容值進(jìn)行處理。該電路采用一種功耗比傳統(tǒng)反相器結(jié)構(gòu)振蕩器低30%的新型環(huán)形振蕩器結(jié)構(gòu)，振蕩器內(nèi)部是限幅的。最后，對(duì)該集成全數(shù)字電路進(jìn)行測(cè)試。測(cè)試結(jié)果表明，其線性度與穩(wěn)定性均良好，芯片占用面積小，僅為0.21 mm2，且功率消耗小，在電源電壓下僅為0.92 μW。因此，適合應(yīng)用于無(wú)源RFID傳感器標(biāo)簽設(shè)計(jì)中。

關(guān)鍵詞： 數(shù)字電容式傳感器； 接口電路； 無(wú)源RFID； CMOS工藝； 環(huán)形振蕩器； 標(biāo)簽設(shè)計(jì)

中圖分類(lèi)號(hào)： TN641+.2?34； TP393 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2018）18?0045?04

Design of interface circuit for digital capacitive sensor

XIAO Yinghui

（Wuhan College of Zhongnan University of Economics and Law， Wuhan 430000， China）

Abstract： An interface circuit is designed for the passive RFID digital capacitive sensor to reduce the power consumption and area of passive RFID sensor tags. The integrated all?digital structure designed by using the 0.18 μm CMOS process is adopted for the circuit， so as to process the capacitive value of the sensor in the frequency domain. In the circuit， a new ring oscillator whose power consumption is 30% lower than the conventional inverter?structured oscillator is adopted， and the interior of the oscillator is amplitude limited. A test was carried out for the integrated all?digital circuit. The test results show that the linearity and stability of the circuit are both good， and the chip only occupies a small area of 0.21 mm2 with low power consumption of only 0.92 μW at the power supply voltage， which is suitable for the design of passive RFID sensor tags.

Keywords： digital capacitive sensor； interface circuit； passive RFID； CMOS process； ring oscillator； tag design

0 引 言

根據(jù)電容器原理，電容式傳感器將待測(cè)量轉(zhuǎn)化為電容值，進(jìn)而根據(jù)電容兩端電壓轉(zhuǎn)化為所要測(cè)量的參數(shù)值。該測(cè)量方法被廣泛用于壓力、加速度、位移等參數(shù)的測(cè)量[1]。隨著集成電路制造工藝技術(shù)的快速發(fā)展，互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）電路由于功耗低 （幾乎沒(méi)有靜態(tài)功耗） 而被廣泛應(yīng)用在集成電路中。它的出現(xiàn)促使電容式傳感器被廣泛地應(yīng)用在集成傳感器中，能較好地與其他電路共同集成在同一芯片上，從而降低系統(tǒng)的成本，并提高了傳感器的檢測(cè)精度[2]。

射頻識(shí)別（RFID）利用空間耦合射頻信號(hào)以實(shí)現(xiàn)非接觸式信息傳遞與識(shí)別[3]，其是無(wú)線電方向的自動(dòng)識(shí)別技術(shù)。RFID通?？煞譃橛性磁c無(wú)源系統(tǒng)，其中無(wú)源RFID因其具有成本低、靈活性強(qiáng)、無(wú)需內(nèi)部電源的優(yōu)點(diǎn)而應(yīng)用廣泛[4]。隨著傳感器的發(fā)展，在無(wú)源RFID標(biāo)簽中集成傳感器功能成為一種趨勢(shì)[5]。RFID標(biāo)簽的應(yīng)用范圍被拓寬，且減少了電路所需的面積，并降低了系統(tǒng)的成本。同時(shí)，也提高了系統(tǒng)的穩(wěn)定性。

傳統(tǒng)的基于開(kāi)關(guān)電容運(yùn)算放大器的電容傳感器接口電路通過(guò)電容?電壓轉(zhuǎn)換器產(chǎn)生電壓信號(hào)，電壓信號(hào)正比于傳感器電容、參考電容之間的差值，模/數(shù)轉(zhuǎn)換器將電壓信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)[6?8]。雖該設(shè)計(jì)電路具有運(yùn)行速度快與分辨率高的優(yōu)點(diǎn)，但采用了運(yùn)算放大器的模/數(shù)轉(zhuǎn)換器使得電路結(jié)構(gòu)復(fù)雜、功耗變大。為了降低功耗，文獻(xiàn)[9?10]采用反相器代替運(yùn)算放大器，但高的電源電壓仍被保留，功耗仍高于幾μW。文獻(xiàn)[11?12]將傳感器電容值基于脈沖調(diào)制法在時(shí)域轉(zhuǎn)換成數(shù)字信號(hào)，雖傳感器的電容值可以在較大的范圍內(nèi)變化；但由于該方法下所實(shí)現(xiàn)的電路復(fù)雜度較大，同時(shí)電路運(yùn)行速度較慢，因此，不適合應(yīng)用于無(wú)源低功耗電路的設(shè)計(jì)中。

為了降低無(wú)源RFID傳感器標(biāo)簽的功耗和面積，本文設(shè)計(jì)了一種基于無(wú)源RFID數(shù)字電容式傳感器接口電路。其是采用0.18 μm CMOS工藝設(shè)計(jì)的集成式全數(shù)字結(jié)構(gòu)，能夠在頻域內(nèi)對(duì)傳感器電容值進(jìn)行處理，其電路結(jié)構(gòu)簡(jiǎn)單、功耗低。

1 電容式傳感器接口電路結(jié)構(gòu)

隨著CMOS工藝尺寸的不斷減小，數(shù)字集成電路的運(yùn)行速度不斷增加，同時(shí)功耗和面積也均得到了大幅減少。工藝尺寸的減小對(duì)模擬集成電路而言，除了噪聲的減小，MOS管閾值電壓并未得到過(guò)多的減少。因此，模擬集成電路設(shè)計(jì)輸出電壓允許范圍大幅減小[13]。說(shuō)明納米時(shí)代之后的電路設(shè)計(jì)極具挑戰(zhàn)性，尤其是在低電壓下?；诖?，本文將處理傳感器信號(hào)方式由電壓幅度域轉(zhuǎn)移到頻率域，從而使得電路在低電源電壓下工作以適應(yīng)低功耗設(shè)計(jì)。

圖1為本文所設(shè)計(jì)的基于數(shù)字電容式的傳感器接口電路，其由環(huán)形振蕩器、分頻器、多路選擇器和計(jì)數(shù)器構(gòu)成。環(huán)形振蕩器的功能是將傳感器電容值[Csens]轉(zhuǎn)化為振蕩頻率[fsens]，以解決仿真環(huán)境下環(huán)形振蕩器的自激振蕩頻率[f0]難以被準(zhǔn)確估計(jì)的問(wèn)題。分頻器設(shè)有3個(gè)通道，分別為2分頻、4分頻和8分頻，其對(duì)應(yīng)于多路選擇器的3個(gè)通路，以確保電路流片后的功能實(shí)現(xiàn)。系統(tǒng)時(shí)鐘信號(hào)CLK控制著10 bit計(jì)數(shù)器進(jìn)行計(jì)數(shù)，以計(jì)算多路選擇器的輸出信號(hào)頻率，進(jìn)而得到[bout]。

2 低功耗環(huán)形振蕩器設(shè)計(jì)

本文對(duì)環(huán)形振蕩器的設(shè)計(jì)結(jié)構(gòu)圖如圖2所示，其采用的是三級(jí)反相器。

振蕩輸出頻率[fsens]表達(dá)式為：

[fsens=IDC0VH-VL] （1）

式中：[ID]為反相器偏置電流；[VH]和[VL]為反相器所接的高電平與低電平；反相器輸出端的電容等效為[C0，][C0≈Csens]。

為了降低功耗，環(huán)形振蕩器通常采用電流受限型反相器，其輸出電壓接近于電源電壓和地，這在一定程度上擴(kuò)大了信號(hào)擺幅，但也因信號(hào)擺幅大而使電路功耗增加。針對(duì)此問(wèn)題，本文設(shè)計(jì)了一種如圖3所示的環(huán)形振蕩器。其中，晶體管[M1，M6]組成三級(jí)限流CMOS反相器，[M7，M9]與[M10，M12]分別組成電流鏡。與傳統(tǒng)環(huán)形振蕩器相比，本文所設(shè)計(jì)的環(huán)形振蕩器增添了晶體管[MH1]，[MH2]，[ML1]，[ML2]用來(lái)鉗制前兩級(jí)CMOS反相器的輸出電壓擺幅。例如第一級(jí)，反相器輸出電壓隨輸入信號(hào)的高低轉(zhuǎn)變而由低變高， [VGSH]隨著[MH1]的柵源電壓升高而降低，直到低于閾值后，[MH1]上升速度開(kāi)始變慢，進(jìn)入亞閾值狀態(tài)，其工作電流迅速降低，直到輸出電壓為[VDD]-[VGSH]-[VDS7]；反之，當(dāng)反相器輸出電壓由高電平變?yōu)榈碗娖綍r(shí)，[ML1]進(jìn)入亞閾值狀態(tài)，直到輸出電壓為[VGSL]+[VDS10]。前兩級(jí)反相器輸出電壓減小的擺幅為：

[VDD-VGSH+VDS7-VGSL+VDS10] （2）

本文所設(shè)計(jì)的環(huán)形振蕩器輸出波形如圖4所示。從圖中可看出，前兩級(jí)CMOS反相器增加了具備電壓鉗制功能的晶體管后其輸出電壓擺幅從原來(lái)的0～1 V降低為0.3～0.7 V，擺幅大小也從1 V降低為0.4 V，使得改進(jìn)后的環(huán)形振蕩器功耗比傳統(tǒng)的降低了將近30%。振蕩器輸出頻率[fsens]隨傳感器電容值[Csens]變化示意圖，如圖5所示。從圖中可得，本文所設(shè)計(jì)的環(huán)形振蕩器具有較好的線性度。

3 測(cè)試結(jié)果分析

圖6為本文采用0.18 μm CMOS 1P6M工藝制造的接口電路濕度傳感器芯片。其分為濕度傳感器與接口電路Ⅰ，Ⅱ兩個(gè)區(qū)域，需設(shè)置1 MHz時(shí)鐘頻率。

對(duì)所設(shè)計(jì)的電路進(jìn)行性能測(cè)試，測(cè)試結(jié)果如圖7所示。分別在25 ℃，0 ℃，60 ℃下，對(duì)濕度每變化5%進(jìn)行接口電路輸出的測(cè)試。測(cè)試結(jié)果表明，本文所設(shè)計(jì)的接口電路線性度良好，且在分頻比發(fā)生變化時(shí)依然具有較好的線性度。

4 結(jié) 語(yǔ)

為了解決無(wú)源RFID傳感器標(biāo)簽需求量不斷增大的問(wèn)題，同時(shí)降低其面積和功耗，本文設(shè)計(jì)了一種基于無(wú)源RFID數(shù)字電容式傳感器接口電路。其采用0.18 μm CMOS工藝設(shè)計(jì)的集成式全數(shù)字結(jié)構(gòu)，能夠在頻域內(nèi)對(duì)傳感器電容值進(jìn)行處理；最后對(duì)該集成全數(shù)字電路進(jìn)行測(cè)試。測(cè)試結(jié)果表明，其線性度與穩(wěn)定性良好，芯片占用面積小，僅為0.21 mm2，且功率消耗小，在電源電壓下僅為0.92 μW。因此，所設(shè)計(jì)電路適合應(yīng)用于無(wú)源RFID傳感器標(biāo)簽設(shè)計(jì)中。

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