曾榮鑫，翟旭平

（1.上海大學特種光纖與先進通信國際合作聯(lián)合實驗室，上海 200444；2.上海大學上海先進通信與數(shù)據(jù)科學研究院，上海 200444）

1 引言

軟件無線電是一種以開放式體系架構為基礎，在通用硬件平臺上應用軟件技術實現(xiàn)具有最大靈活性和適應性的各種無線通信方式和功能的系統(tǒng)，其基本設計思想是以一個模塊化、標準化的硬件平臺為基礎，通過編寫不同的程序從而實現(xiàn)不同功能[1-2]。因此在實際的硬件平臺設計中，為了在已定的硬件結構中最大化地發(fā)揮軟件可重構的優(yōu)勢，應將射頻模擬信號與數(shù)字離散信號盡早地轉換，并讓數(shù)字部分所占比例盡量高，這就要求寬帶AD/DA轉換模塊盡量靠近天線部分，減少模擬部分，最好是能將從天線進來的射頻信號不經過任何混頻，只需放大后直接進入AD進行采樣。然而工作頻段大于2 GHz時，根據(jù)Nyqiust采樣定理，采樣率不能低于信號帶寬的2倍，也就是需要采樣率高達4 GHz，這樣的AD/DA是很難實現(xiàn)的，即使能實現(xiàn)成本也很高。對此，本文采用高度集成芯片LMS6002D作為模擬射頻前端的收發(fā)芯片，其內部采用寬帶中頻帶通采樣結構[3-6]，可有效解決AD直接采樣帶寬不夠的問題，且只需要較少的外部器件就能實現(xiàn)射頻信號到中頻數(shù)字信號的轉換，提高了系統(tǒng)的集成度。

圖1 硬件模塊分布圖

LMS6002D作為模擬射頻前端的收發(fā)芯片，其內部集成了低噪聲放大器（L N A）、數(shù)字頻率合成器（PLL）、功率放大器（PA）、低通濾波器（L P F）、混頻器（M I X E R）、收發(fā)功率控制器（VGA）和12位的ADC/DAC模塊，使得軟件無線電平臺的集成度大大提高，極大地簡化了系統(tǒng)的硬件設計。該器件可通過SPI（Serial Peripheral Interface，串行外設接口）進行編程，并提供一個完整的校準功能。對于片內AD/DA采樣模塊無法滿足通信要求時，在發(fā)送鏈路，可以采取片外將數(shù)字基帶信號轉換為模擬信號后再輸入到LMS6002D的模擬輸入端，而接收鏈路則可以在濾波放大后從模擬輸出端輸出模擬中頻基帶信號。

2 射頻前端整體硬件設計

2.1 射頻前端實現(xiàn)方案

在軟件無線電平臺的設計中，射頻前端作為硬件設計中模擬信號與數(shù)字信號之間的轉換，其性能的優(yōu)異直接決定著系統(tǒng)的整體性能，因此其設計是關鍵。

本文射頻前端的實現(xiàn)以射頻芯片LMS6002D為核心，輔以其它必要的外部電路作為收發(fā)鏈路的主要實現(xiàn)方案，主要由電源供應電路、時鐘電路、射頻電路和高速數(shù)字接口模塊組成，整體硬件模塊分布如圖1所示。

2.2 硬件電路設計

射頻前端的硬件設計主要包括了電源電路、時鐘電路、射頻模塊電路、數(shù)字端電路。

圖2 電源電路圖

（1）電源模塊。在任何硬件系統(tǒng)設計中，電源模塊的設計都是最基本和至關重要的。在此次設計中，射頻前端所有模塊的電源供應都是由外部輸入5V直流經過DC-DC變換得到。根據(jù)系統(tǒng)所有器件的供電分析：LMS6002D芯片內部的VGA、PLL、LNA等模塊都需要+3.3 V的模擬工作電壓，以驅動I/O端口的高低電平輸出和模塊電源供應；內部ADC和DAC模塊是模擬電路和數(shù)字電路的橋接，需要提供模擬+1.8 V、模擬+3.3 V和數(shù)字+1.8 V參考電壓；后級的功率放大電路和低噪聲放大電路采用+5 V供電，以提供足夠大的功率輸出。電源電路如圖2所示。

（2）時鐘電路。在本文設計的射頻前端硬件中，LMS6002D器件需要從外部提供的時鐘信號有3個：PLL模塊參考時鐘輸入PLL_CLK、接收鏈路接口數(shù)據(jù)時鐘RX_CLK、發(fā)送鏈路接口數(shù)據(jù)時鐘TX_CLK。此處將采用具有溫度補償特性的有源晶振作為PLL_CLK時鐘，當然對于不同需求時也可以通過SMA接頭外部輸入，具有較大的靈活性。考慮到TX_CLK和RX_CLK時鐘頻率是ADC/DAC采樣率的2倍以上，而不同應用場景下基帶IQ數(shù)據(jù)流的采樣率是不一樣的，例如WCDMA制式下的下行ADC采樣率為15.36 Msps，而GSM制式下的下行ADC采樣率為1.083 Msps，因此TX_CLK和RX_CLK時鐘采取從外部數(shù)字基帶接口輸入，也可以直接使用PLL_CLK的緩沖時鐘。整個時鐘模塊的硬件實現(xiàn)如圖3所示。

（3）射頻模塊電路。LMS6002D器件的發(fā)射鏈路有兩個輸出端口TXOUT1和TXOUT2，接收鏈路有三個輸入端口RXIN1、RXIN2和RXIN3，且每一個端口為了有效抑制輸入輸出共模噪聲，均采取了差分傳輸模式，即TXOUT1實際輸出端口為TXOUT1N和TXOUT1P。因此射頻模塊主要是將差分信號經過單雙端轉換電路轉換為單端信號[7-9]，再把多路單端射頻信號輸入射頻開關電路。對于每條輸入輸出口的平衡——非平衡信號轉換，低頻段與中頻段部分采用的分立元件電容電感組成的π型結構，寬帶部分則采用了巴倫TC1-1-13MA器件，這種轉換電路可提高信號傳輸時的抗電磁干擾、抗電源噪聲能力和抑制偶次諧波，另外還可以起到前后電路阻抗匹配的作用。在接收回路中，對于不同頻段的輸入端口RXIN1、RXIN2和RXIN3，需要兩位GPIO口控制；發(fā)送回路有TXOUT1和TXOUT2，只需一位GPIO口控制。射頻模塊電路如圖4所示，射頻開關GPIO的真值表如表1所示：

表1 射頻開關GPIO真值表

圖3 時鐘模塊電路

（4）數(shù)字端電路。此處主要包括了發(fā)送TX_DATA和接收RX_DATA通路的數(shù)字中頻信號（其位寬都是12 bits），串口SPI通信接口SCLK、SEN、SDIO、SDO以及其他的一些使能端口所組成的數(shù)字接口，方便與數(shù)字處理系統(tǒng)進行數(shù)據(jù)地交互。

2.3 硬件PCB版圖設計

在前文2.2節(jié)所設計的原理圖基礎上，使用硬件設計工具進行PCB版圖設計，最終實現(xiàn)本文所設計的射頻前端硬件電路板，以便后續(xù)的板級測試。由于此射頻前端最高需要支持3.8 GHz的射頻信號，因此在PCB的布局布線時不僅需要考慮到電源完整性、信號完整性設計，還要對寄生效應、耦合作用等因素加以控制。例如在雙端差分信號線布線時，由于是差分對，元件布局需要呈對稱性，走線長度要一致且盡量短，以減少高頻信號對外的發(fā)射和相互間的耦合作用。數(shù)字信號的地線和模擬信號的地線是要做隔離的，可以采用在合適位置單點互聯(lián)的方式，或者采用高頻扼流磁珠互聯(lián)的方式。高頻信號線路中盡量減少過孔的使用，可有效減少引入的分布電容?？紤]到以上各種因素后，并參考相關高頻電路的設計，最終的實物如圖5所示：

圖4 射頻模塊電路圖

圖5 最終實物圖

3 射頻前端參數(shù)配置

3.1 配置方式

LMS6002D不同模塊的參數(shù)設置是通過同步串行SPI通信修改模塊寄存器的值實現(xiàn)的。SPI通信可以配置成3線或4線操作模式，其信號名、端口類型和功能說明如表2所示：

表2 SPI信號及功能說明

每個配置寄存器位寬為8位，一個讀寫時序包含16 bits，前8 bits為指令字節(jié)，后8 bits為待讀寫的數(shù)據(jù)比特。其中指令字節(jié)的最高位是SPI讀寫指示位，1代表寫，0代表讀，其余7 bits表示寄存器地址，因此每次的讀或寫操作都需要16個SCLK時鐘周期。對于SPI通信時的定時定性如下：數(shù)據(jù)最小建立時間tES=1 ns，數(shù)據(jù)最小保持時間tEH=0.2 ns，使能最小建立時間tES=2 ns，使能最小保持時間tEH=0.2 ns。

3.2 參數(shù)配置程序

根據(jù)設計的需求，可通過建立S P I通信對LMS6002D內部寄存器進行讀寫訪問，從而實現(xiàn)所需功能。根據(jù)模塊的不同功能將寄存器劃分為8個不同的邏輯塊——3 bits表示，每個邏輯單元含有16個寄存器——4 bits表示，共同組成7 bits的配置寄存器地址。

參數(shù)配置程序是在FPGA上使用Verilog HDL語言編寫一個SPI串口通信程序[10]，該程序主模塊采用了主從狀態(tài)機結構，主狀態(tài)機是從頂層模塊的初始化一直往下去配置PLL、VGA增益、LPF失調補償?shù)茸幽K，子狀態(tài)機則是每個不同模塊內部的具體配置過程，只有當子狀態(tài)機配置完成后才會跳到主狀態(tài)機進行下一個模塊配置，具體實現(xiàn)流程圖如圖6所示。

圖6 參數(shù)配置程序流程圖

4 仿真與實測

根據(jù)3.2節(jié)的內容，本文在FPGA上編寫參數(shù)配置程序，然后通過SPI串口通信將參數(shù)值傳入射頻前端，寄存器的配置值可參考芯片手冊。圖7是SPI參數(shù)配置程序在ISim平臺上的時序仿真，可以看到SPI的MOSI端口可以連續(xù)將不同的配置參數(shù)轉換為串口輸出，且時序基本滿足通信要求。

配置程序仿真通過后，將程序下載到FPGA中，再搭建好射頻前端的硬件測試平臺，測試在不同中心頻率時能否輸出射頻調制信號。以下為測試環(huán)境：

（1）DC直流電源：為射頻板和FPGA供電；

（2）Agilent 80 MHz信號源：為射頻板提供30.72 MHz外部參考時鐘輸入；

（3）Agilent任意波形發(fā)生器：提供單一頻點的模擬正弦測試信號；

（4）R&S基帶信號發(fā)生器：產生模擬中頻IQ調制測試信號；

（5）Agilent示波器：射頻輸出信號測試；

（6）R&S頻譜分析儀：射頻信號的頻譜分析。

圖7 參數(shù)配置仿真圖

首先測試系統(tǒng)PLL模塊能否正常輸出不同頻段本振信號。如圖8為本振信號輸出波形，從圖中可以看到，本振頻率為1 GHz，和程序參數(shù)配置值一致，說明PLL模塊可以正常工作。將TX鏈路的低通濾波器帶寬配置為最大帶寬14 MHz，從TXINI和TXINQ端口輸入不同單頻點1 kHz、10 kHz、100 kHz、1 MHz、10 MHz和14 MHz信號，以測試射頻前端的基帶傳輸帶寬是否能達到集成芯片的最大可傳輸帶寬。

圖8中輸出信號的包絡周期為1 MHz，與輸入信號頻率一致，說明發(fā)射鏈路的各個模塊工作正常，經過測試其它頻點也能調制輸出。再測試輸入模擬基帶IQ調制信號，使用基帶信號發(fā)生器產生1 Msps BPSK數(shù)據(jù)格式的IQ調制信號，圖9為IQ路調制信號波形圖，圖10為模擬上變頻后的射頻輸出波形。

圖8 本振信號輸出波形

理論上，I路和Q路輸入信號相加組成的波形應該和射頻輸出信號的包絡一致。在圖9和圖10中，橫坐標每個格子的時間尺度都是5 μs，經過比對，模擬上變頻后的射頻輸出信號的下邊包絡與IQ合成波形是基本相同的，說明IQ輸入信號成功調制到了1 GHz載波上。為了測試發(fā)射鏈路的輸出功率范圍，需要調整發(fā)射鏈路的增益。圖11、圖12為輸出射頻信號的頻譜分析圖：

圖9 IQ路輸入信號

圖10 射頻輸出波形

圖11 增益最小時的輸出信號頻譜圖

從圖11和圖12中可以看出，發(fā)射功率主要集中在1 GHz，該射頻前端的發(fā)射功率范圍為-32 dBm~-3 dBm。

圖12 增益最大時的輸出信號頻譜圖

5 結束語

本文基于集成芯片LMS6002D的軟件無線電射頻前端，根據(jù)前文所提出的設計需求，設計出了一個射頻前端硬件平臺，可將數(shù)字基帶信號經過DA后模擬上變頻為射頻信號，也能將射頻信號模擬下變頻至中頻信號，再經過內部集成的AD模塊采樣為數(shù)字中頻基帶信號，便于后期的數(shù)字系統(tǒng)處理。經過測試，該射頻前端支持0.3 GHz~3.8 GHz頻段載波，最大支持28 MHz信道帶寬，輸出功率最大可達-3 dBm，基本滿足前文所提出的設計需求，整個硬件平臺集成度高，可根據(jù)需求靈活配置參數(shù)，符合現(xiàn)代軟件無線電系統(tǒng)平臺的小型化、集成化的設計理念。