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        一種低漏電電源鉗位電路的設(shè)計與研究

        2018-08-31 11:44:38劉瑞雪
        中國新技術(shù)新產(chǎn)品 2018年17期

        劉瑞雪

        (鄭州外國語新楓楊學(xué)校,河南 鄭州 450000)

        0 引言

        隨著科技的發(fā)展,晶體管的特征尺寸越來越低,如今,10nm的芯片已經(jīng)開始在手機端使用了,集成了30億顆的晶體管。然而,尺寸越小,晶體管的柵氧化層越薄,抗靜電沖擊的能力就越低。每年因為靜電放電(Electro-Static Discharge,ESD)原因,導(dǎo)致芯片損壞的金額高達(dá)500億美元。如圖1所示,當(dāng)人體通過摩擦,積累了一定量的靜電荷,當(dāng)人體觸碰芯片時,電荷從人體轉(zhuǎn)移到芯片上。若沒有進(jìn)行靜電的導(dǎo)流,那么靜電流最終會從芯片的某個引腳進(jìn),從某個引腳出,即靜電流貫穿整個芯片內(nèi)部。通常,人體積累的靜電荷可以達(dá)到數(shù)千伏特,短時間內(nèi)在芯片引腳上,引發(fā)的靜電流可高達(dá)數(shù)安培,足以將芯片的柵氧化層擊穿,造成芯片永久的失效。因此,研究學(xué)者引入了電源鉗位電路,目的是為了在靜電沖擊到來時,讓靜電電流從電源鉗位電路這條路徑進(jìn)行泄放,避免了電流流向芯片內(nèi)部,從而減緩芯片受靜電沖擊的影響。此外,為了節(jié)省高昂的版圖面積,通常采用晶體管來充當(dāng)電容,即MOS電容。然而,受工藝影響,傳統(tǒng)MOS電容的柵氧化層的泄漏電流較大。因此,本文將探究導(dǎo)致MOS電容漏電的原因,并通過電路的設(shè)計,克服MOS電容的柵氧泄漏電流。

        1 傳統(tǒng)電源鉗位電路的設(shè)計

        傳統(tǒng)結(jié)電源鉗位電路通常分為探測單元與觸發(fā)泄放單元,如圖2所示。本文,探測單元由電阻和MOS電容構(gòu)成,可以調(diào)節(jié)探測單元等效的時間常數(shù)值來區(qū)分電源正常上電和靜電沖擊事件。通常,電源正常上電情況下,電壓脈沖的上升時間為ms數(shù)量級,而靜電沖擊下,電壓脈沖的上升時間則較快,為ns數(shù)量級。因此,我們可以設(shè)計探測單元等效的RC時間常數(shù)為us數(shù)量級,即可探測出靜電事件是否發(fā)生。此外,反相器和大尺寸的NMOS晶體管構(gòu)成了觸發(fā)泄放單元。

        在靜電沖擊到來時,MOS電容來不及充電,此時節(jié)點A呈現(xiàn)低電平,通過一級反相器作用,Vg節(jié)點為高電平(即NMOS管的柵極為高電平),晶體管開啟,從而形成一條低阻的泄放通道,進(jìn)行電流的泄放。

        當(dāng)正常上電情況下,由于電源脈沖上升時間比RC時間常數(shù)大,因此,MOS電容能夠被及時充滿電荷,其電壓與電源電壓同步增長。因此,節(jié)點A一直維持在高電平,經(jīng)過一級反相器,Vg節(jié)點被晶體管Mn1下拉至低電平,此時晶體管Mbig處于關(guān)閉狀態(tài),不會影響芯片的正常工作。然而,實際中,由于受工藝的影響,由晶體管構(gòu)成的MOS電容,將會導(dǎo)致一定的柵氧泄漏電流,MOS將造成部分電壓差,因此節(jié)點A的幅值不會等于電源電壓,因此Vg無法被嚴(yán)格下拉到低電平,從而造成Mbig亞閾值漏電,由于Mbig晶體管尺寸較大,因此,亞閾值漏電較大,通常達(dá)到uA數(shù)量級,遠(yuǎn)不能被人們所接受。

        圖1 靜電放電沖擊芯片電流流向示意圖

        2 新型低漏電電源鉗位電路的設(shè)計

        通過查詢文獻(xiàn),了解到MOS電容泄漏電流主要由柵極與襯底的電壓差決定。本文進(jìn)行了如圖3所示的仿真驗證。如仿真所示,中芯國際65nm 1.0V的NMOS管(W=35um,L=25um)構(gòu)成的MOS電容,其兩端壓差小于0.3V,柵氧化層的漏電幾乎可以忽略不計。隨著,壓差的上升(大于0.3V),泄漏電流呈現(xiàn)較大幅度的上升,在1.0V壓差下,達(dá)到了24.5uA的泄漏電流。因此,減少MOS電容泄漏電流最有效的辦法是控制其兩端的壓差低于0.3V。

        基于上述的分析,本文設(shè)計了一款新型低漏電電源鉗位電路,如圖4所示。下面詳細(xì)分析其工作原理。

        在靜電沖擊下,由于MOS電容來不及充電,因此節(jié)點A處于高電平,Vg節(jié)點一方面被晶體管Mp1上拉至高電平,一方面被電阻R2下拉至低電平,由于Mp1的上拉能力更強,因此Vg處于高電平,此時Mbig泄放晶體管開啟,開始靜電流的泄放。同時,反饋管Mn2也開啟,將節(jié)點B下拉至低電平,晶體管Mn1處于關(guān)閉狀態(tài)。在整個靜電沖擊過程中,泄放晶體管Mbig一直維持在開啟狀態(tài),保證了芯片不會受靜電流的沖擊。此外,在靜電沖擊事件結(jié)束時候,Mbig柵極將會被電阻R2下拉至低電平,從而保證在靜電沖擊完成后,電源鉗位電路恢復(fù)到最初的狀態(tài),即Mbig管處于嚴(yán)格關(guān)閉狀態(tài)。

        圖2 傳統(tǒng)MOS電容構(gòu)成的電源鉗位保護(hù)電路

        圖3 MOS電容泄漏電流隨兩級壓差的變化情況

        圖4 新型低漏電電源鉗位電路

        在正常上電下,一方面,節(jié)點A跟隨電源電壓同步增長,一方面由于電阻R2的下拉作用,使得Mn2處于關(guān)閉狀態(tài),MOS電容持續(xù)累積電荷。因此,節(jié)點A處于高電平,此時Mp1關(guān)閉,Vg節(jié)點無法被上拉至高電平,因此,Vg節(jié)點主要由R2下拉所控制,處于低電平。同時,由于Mn2無法將B節(jié)點下拉至低電平,因此慢慢累積電荷的MOS電容使得B節(jié)點為高電平,此時,Mn1晶體管開啟,Vg進(jìn)一步被下拉至低電平。整個回路處于一個正反饋狀態(tài),Vg節(jié)點電壓越來越低,B節(jié)點電壓越來越高。因此,穩(wěn)定下,節(jié)點A與節(jié)點B的電壓差將達(dá)到極小值,因此MOS電容的泄漏電流將會得到極大的改善,同時,泄放晶體管Mbig的柵端達(dá)到了極小值,大大減小了在正常工作下的亞閾值漏電電流。

        3 Hspice仿真結(jié)果

        采用Hspice分別對傳統(tǒng)電源鉗位電路和新型電源鉗位電路進(jìn)行仿真,兩個電路的參數(shù)情況見表1。

        表1 傳統(tǒng)和新型電源鉗位電路仿真參數(shù)表

        圖5 傳統(tǒng)和新型電源鉗位電路在正常上電下各節(jié)點電壓情況

        3.1 正常上電仿真

        采用上升時間為0.1ms,幅值為1V的電壓脈沖來模型電源正常上電事件。如圖5所示,左圖為傳統(tǒng)電源鉗位電路,右圖為新型低漏電電源鉗位電路。實驗結(jié)果與理論分析一致,即在正常上電情況下,整個過程中,兩個電路Mbig的柵極Vg節(jié)點均處于低電平,泄放晶體管處于關(guān)閉狀態(tài)。區(qū)別在于,傳統(tǒng)電源鉗位電路,MOS管的下級板為0V,上級板為A節(jié)點的電壓,壓差約為0.8V,MOS電容的漏電電流達(dá)到3.61μA,如圖6所示。而,新型低漏電電路,由于引進(jìn)了反饋晶體管Mn2,從而抬高了MOS電容的下極板的電壓,即為節(jié)點B的電壓0.79V,上級板的電壓為A節(jié)點的電壓,為1.0v,MOS電容兩端的壓差僅為0.21V。根據(jù)圖7所示,MOS電容的泄漏電流僅為9.98nA。

        圖6 傳統(tǒng)和新型電源鉗位電路MOS電容的泄漏電流情況

        3.2 靜電沖擊仿真

        采用上升時間為10ns,幅值為5V的電壓脈沖模擬靜電沖擊事件。如圖7所示,左圖為傳統(tǒng)電源鉗位電路,右圖為新型低漏電電源鉗位電路。從圖中可以看出,整個靜電沖擊過程中,兩個電路泄放晶體管Mbig的柵極電壓Vg均大于4.0V,處于高電平狀態(tài),保證了泄放晶體管維持在開啟狀態(tài),進(jìn)行靜電荷的泄放。此外,所提出的新型泄漏電流,Vg節(jié)點電壓還略高于傳統(tǒng)電路,因此,相同時間下,新型電路Mbig泄放的靜電荷會更多。

        圖7 傳統(tǒng)和新型電源鉗位電路在靜電沖擊下各節(jié)點電壓情況

        結(jié)語

        本文提出的新型低漏電電源鉗位電路克服了傳統(tǒng)MOS電容受工藝影響導(dǎo)致的柵氧泄漏電流,根據(jù)hspice仿真結(jié)果顯示,MOS電容的泄漏電流僅為9.98Na。因此,本文提出的新型電路對芯片靜電保護(hù)低漏電方向的設(shè)計提供了一種了良好的思路。

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