四川九洲空管科技有限責(zé)任公司 夏喜龍 祝正燕

0 引言

機(jī)載應(yīng)答機(jī)（“Airborne Transponder”）的譯碼性能對機(jī)載應(yīng)答機(jī)系統(tǒng)性能有著重要的影響，機(jī)載應(yīng)答機(jī)譯碼一般有兩部分組成：DMTL（Dynamic Minimum Trigger Level）模塊和模式譯碼模塊。DMTL模塊接收來自接收機(jī)的對數(shù)視頻信息，經(jīng)旁瓣處理、門限處理后生成PSV信號及幅度指示信號至譯碼模塊；譯碼模塊依據(jù)PSV、幅度指示信號解析出詢問模式，并選擇相應(yīng)的應(yīng)答天線送至應(yīng)答編碼模塊。

DMTL特性對于機(jī)載應(yīng)答機(jī)的旁瓣特性、多徑詢問下的應(yīng)答性能及高密度詢問下的性能有著重要的影響，對于提升應(yīng)答機(jī)的譯碼性能具有重要的意義。目前應(yīng)答機(jī)視頻處理比較成熟的電路為模擬式電路，由于該電路采用全模擬電路設(shè)計，設(shè)計采用了固定延遲線、恒流源、放大器，比較器，定時器等模擬器件，并配有相當(dāng)數(shù)量的電阻、電容，為調(diào)諧參數(shù)，配備了較多了可調(diào)電阻[1]。

數(shù)字電路較模擬電路在可靠性、抗干擾性方面有著先天的優(yōu)勢，且隨著高速A/D采樣技術(shù)、FPGA技術(shù)的發(fā)展，采用數(shù)字DMTL成為可能，因此，設(shè)計數(shù)字DMTL是必要且可實施的。

1 技術(shù)需求

按照ICAO附件10[2]及DO-181E[3]中對機(jī)載應(yīng)答機(jī)的要求，機(jī)載應(yīng)答機(jī)具有的以下性能應(yīng)通過DMTL實現(xiàn)[4]。

1.1 旁瓣處理

P2＞P1脈沖幅值時，90%被抑制（靈敏度電平之上3dB～50dB）；

P1＞P2＋9dB脈沖幅值時，90%應(yīng)回答（靈敏度電平之上3dB～50dB）。

1.2 回波抑制和恢復(fù)

應(yīng)答器的設(shè)計必須包含回波抑制裝置，以保證當(dāng)空間信號出現(xiàn)回波時還可能正常運(yùn)行。

1.2.1 靈敏度降低

在接收任何持續(xù)時間超過0.7微秒的脈沖時，應(yīng)答機(jī)應(yīng)提高接收機(jī)的閾值。閾值位于使靈敏度降低的脈沖電平和該電平-9dB之間的范圍內(nèi)，除非在接收到使靈敏度降低的那個脈沖之后的第1微秒期間內(nèi)出現(xiàn)過沖。

1.2.2 恢復(fù)

靈敏度降低之后，接收機(jī)會在接收到降低靈敏度的脈沖后沿之后將其靈敏度恢復(fù)到MTL的3dB范圍以內(nèi)，其恢復(fù)平均速度不超過4.0dB/us。

1.3 應(yīng)答率限度控制

為保護(hù)系統(tǒng)免受應(yīng)答器過荷詢問效應(yīng)的影響，當(dāng)已達(dá)到預(yù)定應(yīng)答率時防止對較弱信號的應(yīng)答，在設(shè)備中必須帶有降低靈敏度式應(yīng)答限度控制。

2 實施方案

如圖1所示，數(shù)字DMTL分下通道（bot）和上通道（top）兩個通道，分別為DDMTL單元的兩個例化，幅度指示信號（ant_sel_ind）通過比較上下通道的天線選擇（ant_sel_amp_level）生成，當(dāng)下通道強(qiáng)時，輸出為低；否則為高。

圖1 FPGA軟件功能框圖

單個通道DDMTL單元如圖2所示，模擬視頻輸入信號經(jīng)A/D量化后進(jìn)入FPGA，F(xiàn)PGA完成DMTL的控制，基本工作過程如下：

a)來自接收機(jī)的模擬視頻輸入一路進(jìn)行延遲后輸出至比較電路，另一路經(jīng)6dB衰減后進(jìn)入信號保持衰單元；

b)信號保持衰減單元一路輸出至比較電路，另一路去往通道比較。信號保持衰減單元保持衰減特性受3us保持、自動過載（AOC）控制、靈敏度（MTL）控制單元的控制。

圖2 單個通道DMTL功能框圖

3 測試驗證

3.1 軟件仿真結(jié)果

通過modelsim對數(shù)字DMTL進(jìn)行了仿真，結(jié)果如圖3所示，通過仿真可以看出：

a)P2＞P1脈沖幅值時，未生成PSV，P1＞P2＋9dB脈沖幅值時，生成PSV旁瓣處理正確（按照接收機(jī)對數(shù)特性，1db對應(yīng)數(shù)值為3）；

b)當(dāng)收到大于0.7us的脈沖后，靈敏度下降至當(dāng)前脈沖幅度-6dB，4us后以4.0dB/us的速率下降；

c)當(dāng)下通道信號強(qiáng)時，ant_sel_ind信號為并保持3us左右。

圖3 FPGA軟件仿真特性

3.2 系統(tǒng)測試

依托于JZ/YD126XD機(jī)載應(yīng)答機(jī)進(jìn)行了系統(tǒng)測試及空中試驗，測試方法參見參考文獻(xiàn)4。測試表明，與視頻處理相關(guān)的特性旁瓣抑制特性、靈敏度降低與恢復(fù)特性、AOC特性、天線分集特性均滿足系統(tǒng)要求。

4 結(jié)語

數(shù)字DMTL單元硬件平臺采用A/D及FPGA，DMTL控制通過FPGA軟件實現(xiàn)。通過仿真測試、系統(tǒng)測試表明：數(shù)字DMTL單元達(dá)到相關(guān)標(biāo)準(zhǔn)的技術(shù)要求，較傳統(tǒng)模擬方式，該設(shè)計可靠性、經(jīng)濟(jì)型、尺寸重量等指標(biāo)均具有較大的優(yōu)勢。該設(shè)計也可進(jìn)一步推廣至中頻/射頻數(shù)字化應(yīng)答機(jī)設(shè)計中，具有較好的推廣應(yīng)用價值。