李 威 朱岱寅 胡曉琛

(南京航空航天大學(xué)電子信息工程學(xué)院雷達成像與微波光子技術(shù)教育部重點實驗室 江蘇 南京 211106)

0 引 言

合成孔徑雷達[1-4]在地形測繪、資源探測以及災(zāi)害監(jiān)測等軍用和民用領(lǐng)域都有廣泛的應(yīng)用，因此高精度的SAR實時成像成為研究的熱點問題。在聚束SAR成像[5-7]模式中，插值能夠?qū)崿F(xiàn)極坐標(biāo)格式算法PFA(Polar Format Algorithm)中的兩維數(shù)據(jù)坐標(biāo)格式的變化。文獻[5]針對SAR成像PFA中不同的插值方法從距離向和方位向的分辨率、最大旁瓣電平以及計算量等方面進行了詳細的分析，最終推出截斷有限點數(shù)的SINC插值優(yōu)于其他插值方法，且8點SINC插值優(yōu)于4點SINC插值的結(jié)論。本文采用SINC插值實現(xiàn)PFA中的兩維數(shù)據(jù)重采樣，因此SINC插值是影響極坐標(biāo)格式SAR成像算法計算速度和精度的重要因素。近年來，采用可編程門陣列FPGA(Filed Programmable Gate Array)進行SAR數(shù)據(jù)實時處理取得了飛速發(fā)展[8-11]。FPGA采用硬件并行架構(gòu)，功耗低，資源豐富數(shù)據(jù)吞吐量大，DSP的串行處理架構(gòu)決定了它本身的局限性，因此采用FPGA對于信號處理過程復(fù)雜、數(shù)據(jù)量大的SAR實時成像進行處理是最佳的選擇。文獻[8]提出的FPGA實現(xiàn)SINC插值的方法是將采樣點數(shù)據(jù)緩存到整塊RAM中。該方法經(jīng)過8個周期選出8個采樣點數(shù)據(jù)，并根據(jù)8點SINC插值原理加權(quán)求和得到插值結(jié)果。這種方法雖然在FPGA上實現(xiàn)了SINC插值，但并沒有實現(xiàn)流水線形式輸出數(shù)據(jù)，速度不快，沒有發(fā)揮FPGA并行結(jié)構(gòu)的優(yōu)勢。文獻[9]在FPGA平臺上利用橫截型FIR濾波結(jié)構(gòu)設(shè)計了7點SINC插值模塊，該方案同樣也不能實現(xiàn)插值結(jié)果的流水線輸出。

針對上述方法的不足，本文提出了一種基于分塊RAM組的并行結(jié)構(gòu)SINC插值方法，應(yīng)用于兩維插值極坐標(biāo)格式成像算法的FPGA實現(xiàn)。首先將采樣點坐標(biāo)經(jīng)過浮點轉(zhuǎn)定點操作，以結(jié)果的整數(shù)部分尋址分塊RAM組存儲回波數(shù)據(jù)和定點數(shù)的小數(shù)。分塊RAM組由8個子塊RAM組成，它們可以同時進行尋址操作，在一個周期內(nèi)找到所有滿足8點SINC插值條件的采樣點數(shù)據(jù)，并且沒有增加占用的FPGA資源。最后對找到的采樣點數(shù)據(jù)進行加權(quán)求和，流水線輸出待插點結(jié)果，理論上本文方案的效率是串行實現(xiàn)方式的8倍。此外，文中還對基于SINC插值的極坐標(biāo)格式成像處理系統(tǒng)資源的占用情況、處理速度以及計算精度進行了分析。系統(tǒng)時鐘頻率200 MHz，在Xilinx 公司生產(chǎn)的VCT690T 開發(fā)板上處理8 KB×8 KB機載SAR實測數(shù)據(jù)用時約1.78 s。對實測數(shù)據(jù)進行驗證，該方案的運算速度可以達到SAR實時成像的需求，具備實用性。

1 極坐標(biāo)格式算法

聚束SAR工作模式的幾何模型如圖1所示，其中斜視角為θs，在正側(cè)視的情況下航跡與x軸平行，假設(shè)雷達做勻速直線運動，速度為v。θ和φ分別是雷達天線相位中心APC(Antenna Phase Center)的瞬時方位角和俯仰角，在合成孔徑中心處分別為0和φ0。雷達天線相位中心的瞬時坐標(biāo)為(xa,ya,za)，在孔徑中心時刻為(0,yc,zc)。場景中分布點目標(biāo)P，其位置矢量為rt=(xt,yt,0)。Ra和Rt分別為天線相位中心到場景中心和目標(biāo)的瞬時距離矢量，瞬時距離值分別為Ra和Rt。

圖1 聚束SAR數(shù)據(jù)采集幾何模型

為了使原點處回波相位為零，需要對回波數(shù)據(jù)做運動補償和匹配濾波，同時利用駐留相位原理可以得到成像處理前的信號格式為：

(1)

式中：τ為快時間變量，Tr為脈沖寬度，k為信號線性調(diào)頻斜率，fc為發(fā)射信號載頻，信號帶寬B=kTr，其中c為電波傳播速度，t為方位慢時間，Ta為方位孔徑時間。

基于平面波前假設(shè)，Ra-Rt可以用下式表示：

(2)

將式(2)代入到式(1)中得到的信號模型為：

(3)

可以得到點目標(biāo)的距離徙動曲線可表示為:

RCMB(t)=

(xtcosθs+ytsin2φ0sinθs)cosφ0Ωt+

ytcosφ0+ο(t3)

(4)

從信號耦合的角度來看，極坐標(biāo)格式算法就是通過插值來去除耦合，通過插值使得式(3)中距離和方位的距離徙動部分均變成距離頻率fτ和方位時間t的線性函數(shù)。

為了消除距離向上的耦合，對式(3)做如下尺度變換：

(5)

RCMR(t)=ytcosφ0+xtcosφ0tanθ

(6)

式中：

(7)

將式(7)代入到式(6)中可以得到：

RCMR(t)=ytcosφ0+xtcosφ0cosθsΩt-

(8)

距離向校正完成之后，距離向變量yt的解耦合完成，剩余只與方位向有關(guān)的徙動需要消除。

接下來對經(jīng)過距離向處理的數(shù)據(jù)進行方位向重采樣，繼續(xù)對式(3)做如下變量替換：

(9)

經(jīng)過距離向和方位向插值之后，此時目標(biāo)距離徙動曲線為:

RCMKT(t)=ytcosφ0

(10)

可以看到，經(jīng)過方位向插值后，距離徙動曲線中與方位向變量有關(guān)的距離徙動得到全面的校正。因此高效、高精度的插值可以信號解耦合快速、準(zhǔn)確的完成。

目前常用的插值算法有線性插值、多項式插值、三次樣條插值和SINC插值等。線性插值雖然簡單便捷但處理精度不高。多項式插值和樣條插值結(jié)構(gòu)涉及除法和循環(huán)迭代，實現(xiàn)結(jié)構(gòu)復(fù)雜，利用FPGA實現(xiàn)時程序復(fù)雜度高。SINC插值的點目標(biāo)聚焦效果較好，而且SINC插值本身結(jié)構(gòu)基于卷積架構(gòu)，核心為乘和累加，適合FPGA實現(xiàn)。綜合考慮資源、精度和算法復(fù)雜度，本系統(tǒng)選用SINC插值進行PFA成像。根據(jù)8點SINC插值原理，采樣點坐標(biāo)處于[W-4,W+4)范圍內(nèi)所有回波數(shù)據(jù)與對應(yīng)的SINC系數(shù)相乘并求和即可獲得該待插點的插值結(jié)果。其中，SINC系數(shù)的計算公式為:

(11)

式中：W是待插點坐標(biāo),Wi是采樣點坐標(biāo)。8點SINC插值的時域重建方程為：

(12)

式中：fd(i) 是f(x) 在x=i處的采樣值，實際上就是用SINC系數(shù)對回波數(shù)據(jù)進行加權(quán)求和得到插值結(jié)果。

2 兩維插值SAR成像的FPGA設(shè)計方案

2.1 系統(tǒng)的整體結(jié)構(gòu)

本方案SAR成像處理系統(tǒng)所處的板級結(jié)構(gòu)如圖2所示。分析上述原理可知，對方位向和距離向數(shù)據(jù)進行高效、高精度的插值可以保證距離徙動得到準(zhǔn)確的校正[12]。本系統(tǒng)處理的是雷達采樣的回波數(shù)據(jù)，在FPGA中進行處理的數(shù)據(jù)格式是單精度浮點型復(fù)數(shù)。

圖2 系統(tǒng)板級結(jié)構(gòu)

圖2中所示的板級結(jié)構(gòu)包括三個主要模塊：以太網(wǎng)數(shù)據(jù)傳輸模塊、DDR3數(shù)據(jù)存儲模塊以及數(shù)字信號處理模塊。其中三態(tài)以太網(wǎng)數(shù)據(jù)通信模塊通過SFP-GE-T型收發(fā)器[13]、ISE中的IP(Intellectual Property)核及UDP/IP協(xié)議實現(xiàn)，它確保了大量SAR數(shù)據(jù)在PCB板和PC之間快速、低出錯率的傳輸。數(shù)據(jù)存儲單元通過調(diào)用MIG(Memory Interface Solution)核，對用戶接口端的信號進行控制，實現(xiàn)對回波數(shù)據(jù)、中間處理結(jié)果的存儲和轉(zhuǎn)置讀寫。數(shù)字信號處理單元基于PFA成像算法對FPGA的邏輯架構(gòu)和時序進行協(xié)調(diào)控制，從而實現(xiàn)對采樣數(shù)據(jù)距離和方位向處理進而完成高分辨SAR成像[13]；為了滿足SAR實時成像的需求，并且基于FPGA并行架構(gòu)的特點，距離向和方位向數(shù)據(jù)重采樣均使用SINC插值實現(xiàn)，最大程度地壓縮FPGA實現(xiàn)信號處理的時間。該系統(tǒng)工作在200 MHz的時鐘頻率下，數(shù)據(jù)從PC傳輸?shù)桨蹇ǖ腄DR3中暫時存儲，經(jīng)過PFA成像算法處理后，成像結(jié)果再由以太網(wǎng)高速傳輸接口以及外接的SFP收發(fā)器傳輸?shù)絇C上位機中進行顯示成像。

2.2 以太網(wǎng)數(shù)據(jù)傳輸模塊

在進行SAR成像處理過程中，回波數(shù)據(jù)和成像處理結(jié)果數(shù)據(jù)通過以太網(wǎng)模塊實現(xiàn)在上位機和FPGA板卡之間的傳輸[14]。本設(shè)計用Xilinx提供的LogiCORE IP Ethernet 1000BASE-X PCS/PMA實現(xiàn)物理層；Xilinx提供的三態(tài)以太網(wǎng)介質(zhì)訪問控制器解決方案IP Tri-Mode Ethernet MAC完成物理地址尋址、數(shù)據(jù)的組幀、檢錯重發(fā)等數(shù)據(jù)鏈路層的功能；UDP/IP協(xié)議棧分別實現(xiàn)網(wǎng)絡(luò)層和傳輸層的功能。圖3顯示的是以太網(wǎng)模塊內(nèi)部的構(gòu)成及在整個系統(tǒng)架構(gòu)中的位置。

圖3 以太網(wǎng)傳輸模塊結(jié)構(gòu)圖

2.3 數(shù)字信號處理單元

本方案使用兩維SINC插值實現(xiàn)數(shù)字信號處理單元中的距離向和方位向數(shù)據(jù)的重采樣[15]，這里重點介紹了在FPGA上實現(xiàn)基于分塊RAM組的SINC插值算法。在距離向和方位向處理過程中都是調(diào)用的這個SINC插值模塊。圖4是基于并行RAM組實現(xiàn)SINC插值的流程圖。

圖4 基于并行RAM組的SINC插值算法流程圖

本文方案在資源占用率不變的情況下，極大加快了插值速度。整個SINC插值過程可以分成四個步驟進行，下面以插值長度為16 384為例，對每個步驟進行詳細的介紹。

步驟一：緩存采樣點數(shù)據(jù)。由于時序上采樣點數(shù)據(jù)和坐標(biāo)不能同步輸入到插值模塊中，需要將輸入的采樣點數(shù)據(jù)暫時緩存至FIFO。

步驟二：采樣點坐標(biāo)浮點轉(zhuǎn)定點。本方案設(shè)計首先將浮點型采樣點坐標(biāo)轉(zhuǎn)化成定點型坐標(biāo)，定點型數(shù)據(jù)整數(shù)位寬的設(shè)置要保證不會溢出，本文中設(shè)置為16位。同時，為了滿足16等分SINC量化系數(shù)表的要求，小數(shù)位寬的設(shè)置要大于或等于4位，本文中設(shè)置成16位。

步驟三：以定點型采樣點坐標(biāo)的整數(shù)為地址存儲采樣點數(shù)據(jù)和采樣點坐標(biāo)的小數(shù)部分。RAM中一個地址只能存儲一個數(shù)據(jù)，如果兩個及以上采樣點坐標(biāo)整數(shù)部分相同而小數(shù)部分不同，就會出現(xiàn)前面一個坐標(biāo)的數(shù)據(jù)被具有相同整數(shù)部分的數(shù)據(jù)覆蓋的情況。本方案結(jié)合機載實測數(shù)據(jù)，經(jīng)過驗證最多會出現(xiàn)兩個采樣點坐標(biāo)具有相同的整數(shù)部分，本文中分別設(shè)定兩組相同的分塊RAM組，即Data_RAM1、Data_RAM2和X_Fraction_RAM1、X_Fraction_RAM2。本方案采用如圖5所示的RAM組存儲結(jié)構(gòu)。該RAM組由8個獨立的子塊RAM組成并按照箭頭方向順序存儲數(shù)據(jù)。假設(shè)采樣點坐標(biāo)的整數(shù)部分為Entire_address，在子塊RAM中的地址為，Sub_RAMi表示第i個子塊RAM，兩個地址之間的關(guān)系式可以表示為：Entire_address=8·Sub_address+i，其中Entire_address∈[0,16 383]，Sub_address∈[0,2 047]，i∈[0,7]。

圖5 并行分塊RAM組結(jié)構(gòu)圖

圖6給出此步驟實現(xiàn)過程的編程舉例。

圖6 數(shù)據(jù)存儲程序舉例

步驟四：插值結(jié)果的計算。在步驟三中，按照采樣點坐標(biāo)的整數(shù)為地址對回波數(shù)據(jù)進行存儲，假設(shè)待插點的坐標(biāo)為W(W是整數(shù))，即由Entire_address為W- 4、W-3、W-2、W-1、W、W+1、W+2、W+3時，計算出8個子塊RAM的Sub_address，尋址存儲的回波數(shù)據(jù)和小數(shù)部分，取出待插點周圍滿足條件的采樣點。然后，通過小數(shù)部分在SINC量化系數(shù)表中找到對應(yīng)的SINC系數(shù)。其中，在FPGA中采用的SINC系數(shù)量化的方式如表1所示，它主要將每個單元距離均分成16份，從而實現(xiàn)對SINC系數(shù)的量化。最后，根據(jù)該SINC系數(shù)對回波數(shù)據(jù)進行加權(quán)求和得到最終插值結(jié)果。

表1 SINC插值核系數(shù)表

本方案通過設(shè)置子塊RAM組，可以在一個周期內(nèi)對8個子塊RAM進行尋址操作，從而實現(xiàn)插值結(jié)果的流水線輸出，沒有增加占用的FPGA資源；相比于文獻[6]的串行實現(xiàn)方式，處理速度提高了7倍；另外本方案中一次插值處理的點數(shù)是16 384，插值點數(shù)可以實現(xiàn)向下兼容。

2.4 數(shù)據(jù)存儲模塊

由于進行SAR成像需要處理的數(shù)據(jù)量大，比如本文中提到的圖像大小為1 GB，使用FPGA的片內(nèi)資源是遠遠不夠的，本系統(tǒng)采用DDR3 SDRAM對回波數(shù)據(jù)和中間結(jié)果進行存儲。在具體設(shè)計實現(xiàn)過程中采用Xilinx公司提供的內(nèi)存接口解決方案MIG(Memory Interface Solution)IP核。該IP核提供了一個簡單的內(nèi)存控制器，但是在進行SAR信號處理時，需要能夠?qū)崿F(xiàn)對距離和方位數(shù)據(jù)的轉(zhuǎn)置讀寫、對讀寫地址和操作長度的控制。為了結(jié)合SAR信號處理需要的功能，需要在調(diào)用IP核的同時在IP核外部增加邏輯控制單元。圖7是本設(shè)計方案中的實現(xiàn)數(shù)據(jù)存儲模塊的用戶接口模塊圖。

圖7 用戶接口模塊結(jié)構(gòu)圖

3 SAR實測數(shù)據(jù)處理結(jié)果與分析

在分析實驗結(jié)果時，本模塊是在以Xilinx公司Virtex7系列的xc7vx690t芯片為處理核心的處理板上進行驗證的，當(dāng)系統(tǒng)時鐘頻率為200 MHz時，成像處理系統(tǒng)用時 1.78 s完成8 KB×16 KB點的數(shù)據(jù)處理。Matlab的處理過程是在硬件配置為Intel(R)Core(TM)i7-4890 CPU@3.60 GHz處理器上進行的，單線程完成同樣處理耗時為1 546.091 9 s，對比可知FPGA在實現(xiàn)數(shù)據(jù)處理加速方面的效果相當(dāng)顯著。表2顯示的是各個信號處理模塊中MATLAB處理時間和FPGA處理時間的對比情況。

表2 MATLAB與FPGA處理時間比較

整個基于兩維插值極坐標(biāo)格式算法的FPGA系統(tǒng)包括數(shù)字信號處理模塊、DDR數(shù)據(jù)存儲模塊、以太網(wǎng)數(shù)據(jù)傳輸模塊以及參數(shù)計算模塊，該系統(tǒng)在xc7vx690t芯片上綜合得到資源占用情況，如表3所示。

表3 資源占用情況

本文通過計算FPGA和MATLAB的相對誤差對基于分塊RAM組的SINC插值模塊進行誤差分析，相對誤差的計算公式為：

(13)

本文方案SINC插值的FPGA實現(xiàn)與MATLAB之間的相對誤差如表4所示，在數(shù)值上可以看出基于分塊RAM組實現(xiàn)的SINC插值精度高、誤差小。

表4 相對誤差

圖8是FPGA和MATLAB分別對大型機載SAR錄取的實測數(shù)據(jù)處理結(jié)果的對比圖，表5是該組大型機載實測數(shù)據(jù)對應(yīng)的參數(shù)，圖8(a)和(b)分別使用FPGA和MATLAB對實測數(shù)據(jù)進行處理得到的SAR圖像，(c)和(d)分別是(a)和(b)的局部放大圖。

(a) FPGA處理結(jié)果 (b) MATLAB處理結(jié)果

(c) FPGA處理結(jié)果局部放大 (d) MATLAB處理結(jié)果局部放大 圖8 FPGA與MATLAB處理結(jié)果圖

v/(m·s-1)122R0/m5 000H/m7 155θs/(°)0.56λ/m0.03fs/MHz512B/MHz420Tr/μ16PRF/Hz1 799

可以看出，兩者整體效果幾乎完全相同，F(xiàn)PGA成像處理結(jié)果能夠清晰地反映地貌狀況和地面紋理信息。同時局部放大圖效果相差無幾，全面地展示了目標(biāo)場景的細節(jié)信息，聚焦效果明顯。因此兩維SINC插值的SAR成像系統(tǒng)的精度滿足SAR成像的處理要求。

另外，本系統(tǒng)不僅可以用來處理大型機載SAR的回波數(shù)據(jù)，還可以對MiniSAR系統(tǒng)的回波數(shù)據(jù)進行成像處理，能夠應(yīng)用于MiniSAR系統(tǒng)的實時成像當(dāng)中。圖9顯示的就是本系統(tǒng)對MiniSAR系統(tǒng)回波數(shù)據(jù)的成像處理結(jié)果，該結(jié)果與使用MATLAB進行處理得到的成像處理結(jié)果相同。表6是MiniSAR系統(tǒng)錄取回波數(shù)據(jù)的參數(shù)。圖9的成像分辨率沒有圖8高，這是因為兩種數(shù)據(jù)采用的雷達發(fā)射電磁波的帶寬不同，所以成像效果的分辨率不同。通過圖片可以看出本FPGA成像系統(tǒng)的成像效果清晰，能夠清晰地反映地面紋理信息。圖10顯示的是本系統(tǒng)應(yīng)用于MiniSAR系統(tǒng)的實物圖。

表6 MiniSAR系統(tǒng)數(shù)據(jù)參數(shù)

圖9 MiniSAR飛行數(shù)據(jù)圖像

圖10 本系統(tǒng)的應(yīng)用場景MiniSAR實物圖

4 結(jié) 語

本文提出了一種基于兩維SINC插值極坐標(biāo)格式SAR成像算法的FPGA實現(xiàn)方法。在實現(xiàn)SINC插值時重點在于如何快速高效地找到待插點周圍滿足條件的貢獻點，利用FPGA的并行架構(gòu)流水線輸出SINC插值結(jié)果，將存儲回波數(shù)據(jù)的整塊RAM分成8個子塊RAM，在同一個周期內(nèi)實現(xiàn)對8個子塊RAM的尋址，實現(xiàn)每隔一個時鐘周期輸出待插點的計算結(jié)果。同時，本文所提方法，沒有增加資源消耗率，能夠并行輸出插值結(jié)果，同時極大地縮短了成像處理時間，為基于兩維SINC插值的極坐標(biāo)格式SAR實時成像的實現(xiàn)提供了可行性。