王 真 江建慧 陳乃金 盧光明 張 穎

1(上海電力學(xué)院計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院 上海 200090) 2(同濟(jì)大學(xué)軟件學(xué)院 上海 201804) 3 (安徽工程大學(xué)計(jì)算機(jī)與信息學(xué)院 安徽蕪湖 241000) (wangzhenqq@hotmail.com)

隨著工藝尺寸的縮減，集成電路(integrated circuit, IC)的功能和性能在不斷提升，但同時(shí)IC的供電電壓在減小，噪聲容限在降低，導(dǎo)致軟差錯(cuò)率(soft error rate, SER)明顯上升[1].粒子撞擊如果發(fā)生在時(shí)序單元，則導(dǎo)致單事件翻轉(zhuǎn)(single event upset, SEU)，錯(cuò)誤值被鎖存；若撞擊在組合邏輯電路，則導(dǎo)致單事件瞬態(tài)(single event transient, SET)，故障脈沖只有傳播到時(shí)序單元才有可能發(fā)生錯(cuò)誤.目前面向時(shí)序電路和組合電路的SER研究已經(jīng)相對成熟[2-4].其中文獻(xiàn)[4]提出的BFIT方法更為全面和準(zhǔn)確，通過注入故障模擬了在單個(gè)邏輯門或鎖存器發(fā)生SET，融合了對邏輯屏蔽、電氣屏蔽以及鎖存窗屏蔽的考慮，求出整個(gè)電路的SER.

盡管許多考慮工藝縮減的SER分析工作已經(jīng)達(dá)到較高的準(zhǔn)確性，但對老化效應(yīng)如何影響SER的研究尚不全面.老化效應(yīng)縮短器件壽命，降低器件性能，給電路帶來損耗，尤其是偏置溫度不穩(wěn)定性(bias temperature instability, BTI)，包括發(fā)生在PMOS中的負(fù)偏置溫度不穩(wěn)定性(negative bias temperature instability, NBTI)和發(fā)生在NMOS中的正偏置溫度不穩(wěn)定性(positive bias temperature instability, PBTI)，已經(jīng)成為現(xiàn)代IC可靠性分析的主要因素[5-6].有實(shí)驗(yàn)數(shù)據(jù)表明，電路中的門節(jié)點(diǎn)經(jīng)受10年NBTI效應(yīng)作用，最壞情況表現(xiàn)為其內(nèi)部的PMOS晶體管的閾值電壓絕對值約有50 mV的上升，約20%的電路時(shí)延增加[7]，近20%的電路SER提升[8]，導(dǎo)致電路更容易出現(xiàn)功能失效.由此看來，研究BTI對SER的影響是十分必要的.

目前，BTI效應(yīng)對SER的影響還未被充分研究.文獻(xiàn)[9]開始探索老化因素(包括熱載流子現(xiàn)象和NBTI)對組合電路SER的影響，但對NBTI如何影響關(guān)鍵電荷值(記作Qcrit)并未展開討論;文獻(xiàn)[10-11]描述了老化機(jī)制下Qcrit的變化，卻只聚焦于SRAM設(shè)計(jì);文獻(xiàn)[8]對NBTI如何影響晶體管Qcrit的原理進(jìn)行了初步介紹并結(jié)合到SER中;文獻(xiàn)[12]開始面向BTI效應(yīng)較為深入地研究了Qcrit的變化及其對SER的影響，其中由仿真實(shí)驗(yàn)得到1組基本門在應(yīng)力時(shí)間0～10年的Qcrit值，歸納出Qcrit變化解析模型并加以驗(yàn)證;而從SET脈寬的角度,文獻(xiàn)[13]曾聚焦于NBTI研究了SMIC130 nm工藝下SET脈沖寬度的變化，但未將其考慮到SER的評估中;文獻(xiàn)[14]設(shè)計(jì)了脈寬測量電路，僅以測量結(jié)果解釋了NBTI下SET脈寬展寬現(xiàn)象;從延遲的角度,文獻(xiàn)[15]也僅面向NBTI分析了延遲的變化.已有的工作多數(shù)集中在對NBTI的分析，是因?yàn)橐话闱闆r下NBTI比PBTI對電路造成的損害更顯著，然而，有研究表明:從延遲的角度分析，輸入占空比越高，NBTI影響越小，PBTI影響越大，因此PBTI也不容忽視[16].另外，現(xiàn)有工作都從BTI影響的單個(gè)因素著手，而考慮BTI導(dǎo)致的多個(gè)因素變化對SER產(chǎn)生的影響，據(jù)我們所知，目前國際上還未見相關(guān)研究.

為了全面而準(zhǔn)確地分析BTI對SER的影響，本文工作分為2部分：1)研究了BTI導(dǎo)致的多個(gè)因素的變化，包括關(guān)鍵電荷值、SET故障脈沖寬度和門延遲；2)分析這3個(gè)因素的變化對SER的影響.由此，本文的創(chuàng)新點(diǎn)包括2個(gè)方面：

1) 在BTI作用下門延遲對SER的影響研究工作的基礎(chǔ)上[17]，進(jìn)一步研究了SET故障脈沖寬度和關(guān)鍵電荷值對SER的影響.結(jié)果表明，SER隨著應(yīng)力時(shí)間的延長而增大，其中關(guān)鍵電荷值的影響最為顯著，延遲和SET脈寬影響較小.

2) 在研究BTI作用下關(guān)鍵電荷值、SET故障脈沖寬度和門延遲3個(gè)因素的變化以及它們對SER的影響中，通過考慮PBTI,補(bǔ)充了BTI作用下基于32 nm工藝SET脈寬變化模型的設(shè)計(jì)，并對模型加以驗(yàn)證；在分析SET脈寬變化對SER的影響時(shí)，提出了將SET脈寬變化映射到注入電荷量變化的解析模型.

本文的工作可以為后續(xù)研究提供參考，同時(shí)幫助設(shè)計(jì)人員選擇軟差錯(cuò)率增長較高的電路主要針對關(guān)鍵電荷因素來考慮加固方案.

1 背景介紹

1.1 BTI效應(yīng)及其影響

BTI效應(yīng)導(dǎo)致Si與SiO2界面處生成電荷，產(chǎn)生陷阱，因而阻礙了施加在柵極的電壓應(yīng)力，導(dǎo)致了閾值電壓的升高.把閾值電壓的增量記作ΔVth，可以表示為[16]

ΔVth=qδ(1+m)CoxNIT(t),

(1)

這里,q,m,Cox分別表示電子電荷數(shù)、載流子遷移率減少量和氧化物電容；δ為BTI系數(shù)，NMOS管的δ=0.5，PMOS管的δ=1；而NIT(t)表示界面陷阱的數(shù)目，由RD(reaction diffusion)模型[18]知：

NIT(t)=(kfN0kr)(kH

(2)

MOS管的漏端飽和電流可以近似表示為[15]

(3)

本文中Vg和Vth表示柵源壓差絕對值和閾值電壓絕對值，以便對PMOS和NMOS統(tǒng)一推導(dǎo)；μ為載流子遷移率；W和L分別為晶體管的寬度和溝道長度.從而，Vth的變化必定帶來Id的變化，而由于MOS管延遲可以表示為Id的函數(shù)[19]，我們推導(dǎo)出BTI應(yīng)力下MOS管延遲增量ΔTd滿足[17]：

(4)

其中,Vth0是MOS管在BTI應(yīng)力之前的閾值電壓絕對值，Td0是受BTI應(yīng)力之前MOS管的傳輸延遲.

另外，文獻(xiàn)[12]分析出BTI影響下MOS管關(guān)鍵電荷值會(huì)減小，其基于BTI對晶體管閾值電壓及漏端飽和電流的影響，通過HSPICE模擬得出了基本邏輯門(包括非門和2輸入、3輸入、4輸入的與/或非門)經(jīng)歷BTI效應(yīng)0～10年時(shí)的關(guān)鍵電荷值Qcrit.隨著經(jīng)歷BTI效應(yīng)時(shí)長的變化，關(guān)鍵電荷值可以表示為時(shí)長的解析模型，因而在不同工藝和電氣參數(shù)下Qcrit的變化值也可以得出.由于本文僅使用Qcrit的具體值，所以對解析模型不再贅述.

1.2 BFIT方法及延遲在SER中的考慮

在評估SER的方法中，小規(guī)模電路可以通過故障注入.如果以注入電流方式模擬軟故障，通常選用雙指數(shù)電流模型[20]：

(5)

其中,Q是撞擊節(jié)點(diǎn)收集的電荷量，τ1是收集時(shí)間常數(shù)，τ2代表離子軌跡建立時(shí)間常數(shù).

BFIT方法以FIT(failure-in-time)作為度量指標(biāo)，即109h內(nèi)發(fā)生失效的次數(shù)，能夠較為準(zhǔn)確和全面地評估大規(guī)模時(shí)序電路的SER[4]，即：

FIT=avg(failures/cycle)×cycles/109,

(6)

其中,每周期內(nèi)的失效數(shù)由粒子撞擊節(jié)點(diǎn)產(chǎn)生軟故障的概率以及軟故障傳播到鎖存器并被鎖存的概率來決定，因此單位周期內(nèi)的失效率記為[21]

failures

(7)

其中,R(Q,t)表示電量為Q的粒子在時(shí)刻t撞擊到門節(jié)點(diǎn)的概率；N(Q,t)是一個(gè)布爾值函數(shù)，當(dāng)撞擊導(dǎo)致電路最終輸出錯(cuò)誤時(shí)其值為1，否則為0，其作用為在實(shí)際操作中找出那些沒有被邏輯屏蔽、電氣屏蔽和鎖存窗屏蔽的導(dǎo)致單個(gè)或多個(gè)鎖存器捕獲故障脈沖的(Q,t).

BFIT對軟故障的模擬是通過在時(shí)鐘周期的不同時(shí)刻注入不同電荷量來完成的.BFIT實(shí)現(xiàn)過程中，首先列出被測電路涉及到的各種基本邏輯門的延遲信息、在不同時(shí)刻注入的電荷量，以及對應(yīng)不同注入電荷量的MOS管差錯(cuò)率；然后，由鎖存器向原始輸入端回溯找到敏化路徑，從而考慮了邏輯屏蔽，建立路徑的同時(shí)計(jì)算每個(gè)門節(jié)點(diǎn)到目標(biāo)鎖存器的延遲，根據(jù)此延遲在先前列出的信息中找到該時(shí)刻注入的電荷量，繼而取出注入該電荷量的差錯(cuò)率，其間考慮了電氣屏蔽和鎖存窗屏蔽；最后，由敏化路徑上每個(gè)門節(jié)點(diǎn)的軟差錯(cuò)概率求和來完成積分運(yùn)算.

基于BFIT方法，我們分析了如何在SER的計(jì)算中考慮延遲的變化[17].依據(jù)MOS管受BTI影響延遲變化的解析式(4)，將延遲變化信息結(jié)合到對SER電氣屏蔽的分析中.

2 BTI對SET脈寬的影響

電路中的MOS晶體管經(jīng)受BTI效應(yīng)后，閾值電壓升高，從而導(dǎo)致延遲、關(guān)鍵電荷值和SET故障脈沖都會(huì)發(fā)生變化.本節(jié)主要通過仿真實(shí)驗(yàn)、理論推導(dǎo)，建立了SET脈寬變化模型.

我們基于PTM32nm工藝[22]對NBTI和PBTI影響下SET脈沖寬度的變化進(jìn)行全面分析.首先借助實(shí)驗(yàn)建立SET脈沖寬度與入射粒子沉積電荷量(Q)和MOS管漏端飽和電流(Id)的關(guān)系，這不僅是發(fā)現(xiàn)BTI對SET脈寬如何影響的基礎(chǔ)，也對指導(dǎo)抗SET加固設(shè)計(jì)具有重要意義.之后由于BTI會(huì)導(dǎo)致MOS管Vth,Id等電氣參數(shù)隨時(shí)間退化，進(jìn)而推出SET脈寬隨時(shí)間變化的解析模型.

2.1 SET脈寬與積聚電荷量和漏端飽和電流的關(guān)系

我們分別面向PBTI和NBTI開展了類似的實(shí)驗(yàn)過程：在HSPICE模擬中選取雙指數(shù)電流源(見式(5))注入故障，其中對參數(shù)τ1,τ2的取值與文獻(xiàn)[12]保持一致，固定Id注入不同的電量Q記錄對應(yīng)的SET脈寬(TSET)值，從而可以得出TSET隨Q的變化規(guī)律；固定Q改變Id記錄隨之而變的TSET，從而可以分析出TSET隨Id的變化規(guī)律；最后歸納出TSET與Q和Id的關(guān)系.接下來，我們以PBTI為例進(jìn)行具體說明.

Fig. 1 The simulated circuit structure圖1 模擬電路結(jié)構(gòu)

模擬電路為1個(gè)反相器，如圖1所示，由于PBTI的應(yīng)力階段在NMOS的導(dǎo)通狀態(tài)，使反相器輸入保持在高電平(VIN=1V)，為了模擬SET故障，在PMOS管M1的2端加上電流源IE，輸出端接5fF的理想電容CLOAD以便觀察輸出波形.對電流源模型式(5)中的注入電荷量選取了遠(yuǎn)大于Qcrit的1組值80～160fC，對輸出端的故障脈沖記錄半峰值脈寬.如表1所示，為了便于總結(jié)規(guī)律，我們通過將NMOS管寬度(Wn)從48 nm增加到128 nm來獲取6組實(shí)驗(yàn)數(shù)據(jù)，每組含5對(Qcrit,TSET)值，其中PMOS管寬度(Wp)保持為64 nm，NMOS管的長度(Ln)和PMOS管的長度(Lp)均保持為32 nm.

Table 1 The Device Width, Length and the Injected Charge Value

由于每一組實(shí)驗(yàn)數(shù)據(jù)(即表1中的每一行)中NMOS管寬度Wn固定，根據(jù)式(3)可知NMOS的漏端飽和電流(Idsn)就固定，這樣可以模擬使用同樣NMOS管時(shí)，不同入射粒子沉積電荷量導(dǎo)致的軟故障脈沖.通過6組實(shí)驗(yàn)，圖2給出了TSET與粒子積聚電荷Q在不同NMOS管下的關(guān)系，圖2中每一種形狀的點(diǎn)表示HSPICE中輸入與輸出數(shù)據(jù)，點(diǎn)上的直線為MATLAB擬合所得，觀察可知，在相同Wn下，TSET隨Q線性增加，即得在相同Idsn下，TSET正比于Q.

Fig. 2 The relation of TSET and Q under different Wn圖2 TSET與Q值在不同Wn下的關(guān)系

類似地，當(dāng)需要建立TSET與Idsn的關(guān)系時(shí)，我們運(yùn)用表1中的數(shù)據(jù)，但這次每一組實(shí)驗(yàn)固定Q、改變Wn，相當(dāng)于改變Idsn，觀測對應(yīng)的軟故障脈沖寬度，然后變換Q得到5組實(shí)驗(yàn)數(shù)據(jù).圖3給出了TSET與Idsn在不同Q下的關(guān)系，運(yùn)用雙對數(shù)坐標(biāo)，曲線呈遞減趨勢且基本平行，因此，在相同Q下，TSET正比于(Idsn)-α.基于本文所用工藝庫，我們測得α的均值為0.4.

Fig. 3 The relation of TSET and Idsn under different Q圖3 TSET與Idsn在不同Q下的關(guān)系

綜合上述結(jié)果，我們可以推出在NMOS導(dǎo)通時(shí)，成立關(guān)系：

TSET∝Q×(Idsn)-α.

(8)

另外，考慮NBTI效應(yīng)，即在PMOS導(dǎo)通狀態(tài)，我們進(jìn)行了類似的實(shí)驗(yàn)，記錄實(shí)驗(yàn)數(shù)據(jù)，并分析得出TSET與Q和PMOS管的漏端飽和電流(Idsp)具有與式(8)相似的關(guān)系:

TSET∝Q×(Idsp)-α,

(9)

同時(shí)測得α的均值為0.34.

把式(8)和式(9)統(tǒng)一起來可得：

TSET∝Q×(Id)-α,

(10)

其中Id即MOS管漏端飽和電流，與式(3)標(biāo)識(shí)一致.

2.2 BTI導(dǎo)致的SET脈寬變化

對式(3)的兩邊求導(dǎo)，并同時(shí)除以式(3)的兩邊可得：

(11)

對式(10)進(jìn)行同樣運(yùn)算可得：

(12)

將式(11)代入式(12)可得：

(13)

對式(13)的兩邊積分得：

(14)

其中,TSET0表示經(jīng)歷BTI效應(yīng)之前粒子撞擊晶體管產(chǎn)生的SET脈沖寬度，ΔTSET為經(jīng)歷BTI時(shí)長t之后的脈寬增量.對式(14)計(jì)算得出：

(15)

對式(15)的兩邊進(jìn)行泰勒展開，省略高階項(xiàng)則有：

(16)

將式(1)代入式(16)可推出：

(17)

由式(17)可知ΔTSET為時(shí)間t的函數(shù).

3 BTI在SER評估中的考慮

基于BFIT方法，在將BTI作用下的延遲考慮到SER計(jì)算的基礎(chǔ)上[17],本節(jié)結(jié)合了關(guān)鍵電荷、SET脈寬等因素，從而在SER評估中全面考慮BTI的影響.

3.1 關(guān)鍵電荷值的變化在SER中的考慮

在SER的計(jì)算中，只有注入電荷量大于關(guān)鍵電荷值才有可能發(fā)生軟差錯(cuò)，因此，當(dāng)Q

(18)

每秒鐘電荷量超過Q的撞擊數(shù)表示為[17]

R(Q)=F×A×K×e-QQS,

(19)

其中,F表示粒子流量，A表示收集電荷的門節(jié)點(diǎn)處敏感漏端面積，K是與工藝無關(guān)的擬合參數(shù)，而QS表示電荷收集率，是與工藝相關(guān)的擬合參數(shù)且NMOS的電荷收集率往往大于PMOS.假設(shè)粒子撞擊概率隨時(shí)間均勻分布，則R(Q,t)可以通過dR(Q)dQ來計(jì)算.

由1.2節(jié)可知，N(Q,t)不是解析式，而是用于標(biāo)識(shí)僅有部分(Q,t)參與計(jì)算，例如對邏輯屏蔽而言，沿敏化路徑傳播的SET使得N(Q,t)=1，而在敏化路徑之外的,則使得N(Q,t)=0，此時(shí)式(18)也就無需計(jì)算.那么針對N(Q,t)=1的情況，代入R(Q,t)與式(19)的關(guān)系式，從程序?qū)崿F(xiàn)的角度，式(18)可以表示為

(20)

其中,tstep是分割的時(shí)間步長，Q是注入電荷的離散值，范圍從Qcrit到設(shè)定的電荷量上限Qmax.由1.1節(jié)可知BTI效應(yīng)會(huì)影響Qcrit值，在最終的計(jì)算中，將經(jīng)歷不同操作時(shí)長后各個(gè)基本門受PBTI和NBTI影響后的Qcrit代入式(20)，可以從關(guān)鍵電荷的角度將BTI影響結(jié)合到SER的計(jì)算中.

將Qcrit值代入式(20)的過程本文進(jìn)行了如下設(shè)計(jì).由1.1節(jié)可知，對非門,2輸入、3輸入、4輸入的與或非門受PBTI和NBTI影響0年、1年、5年、10年后的Qcrit已得出，因而將在PMOS導(dǎo)通時(shí)代入受NBTI影響的Qcrit值，而在NMOS導(dǎo)通狀態(tài)代入受PBTI影響的Qcrit.根據(jù)非門、與非門和或非門的電路圖，可以得知各種基本門輸出為信號(hào)0時(shí)，都為NMOS管的導(dǎo)通狀態(tài)，而輸出為信號(hào)1時(shí)，則為PMOS管的導(dǎo)通狀態(tài).圖4中給出了2輸入的與非門(NAND)和或非門(NOR)，更多輸入的邏輯門電路圖與之類似.由此可以將PBTI和NBTI對Qcrit的影響都考慮到SER的分析中.

Fig. 4 The circuit diagram of NOT,NAND and NOR圖4 非門、與非門和或非門的電路圖

3.2 SET脈沖寬度的變化在SER中的考慮

粒子撞擊電路節(jié)點(diǎn)時(shí)產(chǎn)生的SET脈沖寬度隨著經(jīng)歷BTI時(shí)間的延長而增大，在BFIT對SER的計(jì)算中我們將這種故障脈沖寬度的增大映射為注入電荷量Q的增多，假設(shè)BTI作用時(shí)長t后，注入Q(t)的電荷量可以模擬SET脈寬的變化，這樣可把式(10)記為

TSET(t)=A×Q(t)×(Id(t))-α,

(21)

其中,A代表一個(gè)正比例系數(shù);TSET(t),Q(t),Id(t)分別表示BTI作用時(shí)長t后的SET脈寬、模擬注入電荷量及漏端飽和電流.

根據(jù)式(3)，我們可將Id(t)表示為

(22)

其中,B指代系數(shù)，Vth0表示未經(jīng)歷BTI效應(yīng)時(shí)的閾值電壓，其他參數(shù)與本文前述保持一致.將式(1)代入式(22),再將變換后的式(22)代入式(21)可得：

TSET(t)=AB-αQ(t)(Vg-Vth0-Ct1/6)-1.5α,

(23)

由式(17)結(jié)合t=0時(shí)的式(23)可得：

(24)

這樣，結(jié)合式(23)(24)，運(yùn)算可得：

(25)

其中,系數(shù)C與式(23)中保持一致.

由式(25)可以看出，在模擬SET注入電荷量Q(t)的解析模型中，只有t是變量，給t賦值0年、1年、5年和10年，即與結(jié)合關(guān)鍵電荷值變化的時(shí)長一致，則Q(t)可以在原來注入的電荷量Q0的基礎(chǔ)上乘以不同系數(shù)獲得.從而，對應(yīng)不同時(shí)長t，通過變換注入電荷量，把BTI作用不同時(shí)長t后SET脈沖寬度的變化結(jié)合到SER的計(jì)算中，其中對PBTI和NBTI的考慮與3.1節(jié)分析類似.

4 實(shí)驗(yàn)與結(jié)果分析

本文使用32 nm HKMG(high-kmetal-gate) PTM 工藝庫[22]，實(shí)驗(yàn)環(huán)境為Windows10 x64 OS,8 GB內(nèi)存，Intel?CoreTMi7-6500U 2.5 GHz處理器.對BTI作用下延遲和SET脈寬的變化模型，通過HSPICE仿真進(jìn)行了實(shí)驗(yàn)驗(yàn)證，同時(shí)使用C++實(shí)現(xiàn)模型分析了這2個(gè)因素對SER的影響.為進(jìn)一步觀察各因素影響下的SER，基于ISCAS89基準(zhǔn)電路得出了BTI作用不同時(shí)長后SER的變化.

4.1 考慮延遲和SET脈寬變化的實(shí)驗(yàn)驗(yàn)證與分析

從第2節(jié)可知，延遲和SET脈寬的變化模型分別由式(4)和式(17)獲得.2個(gè)模型中所用參數(shù)如表2所示，其中，Vth0和氧化物厚度Tox查自PTM工藝庫，q和氧化物介電常數(shù)Eox源于文獻(xiàn)[19]，其余參數(shù)與文獻(xiàn)[12,23-24]一致.需要指出的是，氧化物電容Cox=Eox÷Tox[19].在經(jīng)歷BTI效應(yīng)時(shí)長t后，得到延遲和SET脈寬與其未受BTI影響時(shí)的比例.另外，使用HSPICE提供的MOSRA API模擬0～10年的BTI應(yīng)力，基于PTM工藝庫以及相匹配的MOSRA模型庫，以反相器為例測量了NBTI下PMOS延遲變化和PBTI下NMOS延遲變化，在此基礎(chǔ)上，注入雙指數(shù)電流模型模擬軟故障，觀測輸出端SET脈寬.圖5和圖6顯示了分別由解析模型和HSPICE仿真得到的數(shù)據(jù)，圖5為延遲比例與應(yīng)力時(shí)長的關(guān)系，圖6為SET脈寬比例與應(yīng)力時(shí)長的關(guān)系.我們分別對圖5和圖6中對應(yīng)相同橫坐標(biāo)的Model for P/NBTI數(shù)據(jù)和Simulation for P/NBTI數(shù)據(jù)計(jì)算距離均值來衡量誤差，發(fā)現(xiàn)延遲和SET脈寬變化模型的誤差均小于0.5%，可見，解析模型得到的變化比例與仿真實(shí)驗(yàn)數(shù)值相近，趨勢一致.

Table 2 Parameters in the Models of Delay Variation and SET Pulse Width Variation

Fig. 5 The delay variation ratio by HSPICE simulation and by the proposed model圖5 由HSPICE仿真和解析模型得到的延遲變化比例

Fig. 6 The variation ratio of SET pulse width by HSPICE simulation and by the proposed model圖6 HSPICE仿真和解析模型得到SET脈寬變化

由圖5和圖6可以發(fā)現(xiàn)，兩者受NBTI的影響都高于PBTI，例如在3年時(shí)，延遲受NBTI影響增加5.6%，受PBTI影響增加3.2%.且在1～10年的時(shí)間里，前期BTI影響相對較大，隨著時(shí)間的延長而趨于緩和.而從圖5和圖6中縱軸數(shù)值看，無論是延遲Td(t)還是SET脈寬TSET(t)，變化比例都非常接近1，因此說明在本文所用工藝和現(xiàn)有參數(shù)下，受BTI影響的延遲和SET脈寬這2個(gè)因素對SER的影響微乎其微.

4.2 BTI影響下的SER

我們在BFIT程序中綜合考慮了關(guān)鍵電荷、SET脈沖寬度和延遲的變化，其中對輸入電路的處理和式(20)參數(shù)的取值與文獻(xiàn)[17]一致，對關(guān)鍵電荷、SET脈沖寬度的結(jié)合依據(jù)本文第3節(jié)，考慮到記錄最終結(jié)果的精度需求和內(nèi)存開銷，程序中對SER值選取單精度浮點(diǎn)型，在此條件下所得到的實(shí)驗(yàn)數(shù)據(jù)與結(jié)合兩因素的結(jié)果(見文獻(xiàn)[17])相比未顯示變化，本節(jié)不再列出.

實(shí)驗(yàn)表明，BTI效應(yīng)下晶體管相關(guān)參數(shù)的變化，主要為關(guān)鍵電荷因素的變化，對于SER評估的影響不容忽視.同時(shí)，隨著經(jīng)受BTI影響的時(shí)間的延長，電路SER持續(xù)增大，初期會(huì)增長較快，后面數(shù)年增長趨勢減緩.

需要說明的是，由于相關(guān)工作中主要考慮NBTI的影響[13,15]且未結(jié)合到完整的SER評估中去[12]，目前無法進(jìn)行對比實(shí)驗(yàn).另外，本文基于的工藝庫取自NIMO(nanoscale integration and modeling)組的工作結(jié)果[22]，因他們沒有提供相匹配的包含電氣信息的SPICE電路網(wǎng)表，因此對該部分實(shí)驗(yàn)未能進(jìn)行仿真驗(yàn)證.

5 結(jié) 論

本文在BTI作用下門延遲對SER的影響研究工作的基礎(chǔ)上，進(jìn)一步研究了SET故障脈沖寬度和關(guān)鍵電荷值對SER的影響，從而將3個(gè)因素融合到SER的計(jì)算中.由MOS管延遲受BTI作用的變化模型發(fā)現(xiàn)，延遲增加量與未經(jīng)歷BTI應(yīng)力時(shí)的延遲相關(guān)，相關(guān)系數(shù)與應(yīng)力時(shí)間呈冪函數(shù)關(guān)系，時(shí)間指數(shù)為1/6,且延遲受NBTI影響變化大約是PBTI的2倍.本文基于HSPICE進(jìn)行電路模擬，建立了32 nm工藝下SET脈沖寬度受BTI作用后的解析模型，脈寬增量的模型與延遲類似，應(yīng)力時(shí)間相同時(shí)，脈寬增大比例為一定倍數(shù)的延遲增加比例(此倍數(shù)在本文實(shí)驗(yàn)參數(shù)下，NBTI對應(yīng)0.34，PBTI對應(yīng)0.4).在將3個(gè)因素結(jié)合到BFIT方法的過程中，本文進(jìn)一步分析出SET脈寬的變化可以體現(xiàn)在模擬注入電荷量的變化上.由最終的實(shí)驗(yàn)數(shù)據(jù)可以發(fā)現(xiàn)，在現(xiàn)有資料獲取參數(shù)和本文所用工藝下，BTI導(dǎo)致的延遲變化和SET脈寬變化對SER的影響微乎其微，而BTI導(dǎo)致關(guān)鍵電荷值的變化會(huì)對SER產(chǎn)生不容忽視的影響，BTI效應(yīng)隨著時(shí)間的增長導(dǎo)致SER增大比例會(huì)變大，但最初的一年影響最大，之后影響變緩.期望我們的工作對電路的選擇性加固設(shè)計(jì)提供依據(jù)，有效指導(dǎo)集成電路的容錯(cuò)設(shè)計(jì).

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