楊 曉

(山西工商學(xué)院，山西 太原 030006)

隨著科學(xué)技術(shù)的不斷進(jìn)步，測(cè)量技術(shù)也得以日益完善，同時(shí)對(duì)檢測(cè)技術(shù)的要求也在不斷提高。速度快慢和精度的大小是測(cè)量技術(shù)的兩個(gè)核心模塊，鎖相放大技術(shù)在這兩個(gè)方面都能夠很好的實(shí)現(xiàn)，因此成為了微弱信號(hào)檢測(cè)領(lǐng)域的一種有效手段并得到廣泛的應(yīng)用[1]。

本文提出了一種數(shù)字鎖相電路的設(shè)計(jì)，利用信號(hào)的相關(guān)性實(shí)現(xiàn)得到待測(cè)信號(hào)的幅值和相位信息的目的。電路主要包括程控放大模塊、AD采集模塊、互相關(guān)運(yùn)算模塊、串口傳輸和LabVIEW模塊。各模塊經(jīng)測(cè)試分析具有較高的可靠性，能夠達(dá)到運(yùn)算要求。

1 鎖相技術(shù)基本原理

鎖相放大技術(shù)是利用被測(cè)信號(hào)和參考信號(hào)的互相關(guān)原理對(duì)信號(hào)進(jìn)行窄帶化操作，去除無(wú)用的噪聲信號(hào)，提取有效信息的一種檢測(cè)手段。為了獲得輸入信號(hào)的幅值和相位值，這里采用數(shù)字乘法累加器的方式來(lái)實(shí)現(xiàn)[2,3]。互相關(guān)運(yùn)算原理如圖1。

圖1 互相關(guān)運(yùn)算原理圖

設(shè)計(jì)首先將待測(cè)信號(hào)通過(guò)AD轉(zhuǎn)換電路進(jìn)行模數(shù)轉(zhuǎn)換，然后將信號(hào)傳輸?shù)紽PGA的內(nèi)部進(jìn)行互相關(guān)運(yùn)算。設(shè)待測(cè)信號(hào)為s(t)，AD采樣電路的頻率為fN,對(duì)待測(cè)信號(hào)進(jìn)行整周期采樣，設(shè)每個(gè)周期的采樣點(diǎn)數(shù)為N，那么在P個(gè)周期時(shí)可得采樣的點(diǎn)數(shù)共有M=N·P個(gè)[4]。其表達(dá)式如下：

(1)

其中，θ為待測(cè)信號(hào)的初相位，A為幅值量。

產(chǎn)生的參考信號(hào)和待測(cè)信號(hào)s(t)是同頻的，設(shè)正弦參考信號(hào)為rs(s)：

(2)

其中，B為參考信號(hào)的幅值。對(duì)s(k)和rs(s)進(jìn)行互相關(guān)運(yùn)算，并進(jìn)行整數(shù)個(gè)周期的采樣，最后能夠得到兩個(gè)信號(hào)的運(yùn)算結(jié)果函數(shù)為：

(3)

通過(guò)上面的結(jié)果值可以看出，待測(cè)信號(hào)的初始相位θ的未知性能夠?qū)Y(jié)果造成影響，因此需要消除這一未知量，設(shè)計(jì)采用兩路待測(cè)信號(hào)分別進(jìn)行互相關(guān)的方式[5]。設(shè)余弦參考信號(hào)為rc(k)：

(4)

對(duì)s(k)和rc(s)進(jìn)行互相關(guān)運(yùn)算：

(5)

進(jìn)行整數(shù)個(gè)周期的采樣，最后能夠得到兩個(gè)信號(hào)的運(yùn)算結(jié)果函數(shù)為：

(6)

由式(6)和式(3)可得：

(7)

(8)

由式(7)、式(8)可得，當(dāng)參考信號(hào)的幅值B為1時(shí)，能夠直接得到待測(cè)信號(hào)的幅值A(chǔ)和待測(cè)信號(hào)與參考信號(hào)之間的相位差θ。

2 數(shù)字鎖相電路的硬件設(shè)計(jì)

首先通過(guò)頻率累加技術(shù)DDS在FPGA內(nèi)部產(chǎn)生一個(gè)方波信號(hào)，其頻率和占空比均是可調(diào)的，并以一個(gè)光耦合隔離電路的輸出來(lái)對(duì)高壓驅(qū)動(dòng)電路進(jìn)行驅(qū)動(dòng)。外部待處理信號(hào)首先經(jīng)過(guò)程控放大電路和電壓跟隨電路以后，再通過(guò)AD采集端口進(jìn)行數(shù)據(jù)的采集并傳輸?shù)紽PGA內(nèi)部，在FPGA中將該路信號(hào)與FPGA內(nèi)部產(chǎn)生的正弦參考信號(hào)、余弦參考信號(hào)、直流參考信號(hào)分別進(jìn)行乘累加運(yùn)算，然后將運(yùn)算結(jié)果通過(guò)串口傳輸?shù)缴衔粰C(jī)LabVIEW中完成數(shù)據(jù)的拼接工作并將數(shù)據(jù)保存。

圖2 硬件電路整體設(shè)計(jì)

電源電路中既有數(shù)字電源又包括模擬電源，設(shè)計(jì)采用AMS1117_3.3、AMS1117_1.2、AMS1117_2.5分別為串口電路以及FPGA內(nèi)部電路進(jìn)行供電，采用供電電源為模擬部分產(chǎn)生+5V的電壓供電。

為了提高信號(hào)的抗干擾能力以及電路與地之間的串?dāng)_，在電路中設(shè)計(jì)了光耦合隔離電路，芯片采用高速光耦6N135，使電路板能夠與高壓驅(qū)動(dòng)電路板隔離開(kāi)。

由于待處理信號(hào)較為微弱，在進(jìn)行AD轉(zhuǎn)換前需進(jìn)行放大處理，電路采用具有較高的輸入阻抗AD8250芯片實(shí)現(xiàn)對(duì)待測(cè)信號(hào)的程控放大，電路中采用的是三個(gè)AD8250級(jí)聯(lián)的方式，選擇了該芯片的簡(jiǎn)單增益放大模式，并通過(guò)FPGA對(duì)放大倍數(shù)進(jìn)行調(diào)整，該設(shè)計(jì)能夠?qū)崿F(xiàn)1～1 000倍之間的放大倍數(shù)調(diào)整。在放大電路與AD采集電路之間，設(shè)計(jì)增加電壓跟隨電路來(lái)保證信號(hào)的完整性，選擇OP27放大器能夠?qū)崿F(xiàn)預(yù)期要求。

AD轉(zhuǎn)換電路實(shí)現(xiàn)模擬信號(hào)到數(shù)字信號(hào)的轉(zhuǎn)換，在設(shè)計(jì)中根據(jù)完成鎖相放大運(yùn)算的精度要求，每個(gè)信號(hào)周期至少需采集64個(gè)點(diǎn)，因此AD的采樣率需為3.125 MHz左右。選擇ADI公司的AD9220芯片能夠滿(mǎn)足設(shè)計(jì)需要，該芯片的最高采樣率為10 MHz，轉(zhuǎn)換精度為12位，信號(hào)可以選擇差分或單端方式輸入。

實(shí)現(xiàn)信號(hào)解調(diào)功能的FPGA芯片采用Altera公司生產(chǎn)的Cyclonc系列，其型號(hào)是EP3C16Q240C8N。時(shí)鐘電路采用的是50MHz的CETECJ有源晶振，它具有信號(hào)穩(wěn)定以及信號(hào)質(zhì)量好的優(yōu)勢(shì)。采用JTAG和AS兩種方式進(jìn)行下載配置，JTAG模式主要用于對(duì)程序和芯片的調(diào)試，AS模式將程序下載到FPGA的外部存儲(chǔ)器EPSC16。

3 FPGA 數(shù)字鎖相軟件程序設(shè)計(jì)

該部分主要包括基于FPGA 的DDS 信號(hào)發(fā)生器的設(shè)計(jì)、A/D 采集控制模塊的設(shè)計(jì)、數(shù)字鎖相乘累加程序的設(shè)計(jì)、基于NIOSⅡ與上位機(jī) LabVIEW 串口通信程序的設(shè)計(jì)以及 LabVIEW 程序的設(shè)計(jì)。

3.1 信號(hào)發(fā)生模塊設(shè)計(jì)

DDS技術(shù)的主要作用是通過(guò)改變波形存儲(chǔ)器中的數(shù)據(jù)，產(chǎn)生任意頻率和任意精度的波形信號(hào)。首先通過(guò)一個(gè)時(shí)鐘fclk來(lái)控制累加寄存器中的數(shù)值，使之與頻率控制字K不斷累加，再經(jīng)過(guò)數(shù)模轉(zhuǎn)換和低通濾波處理得到所求得信號(hào)頻率fout，計(jì)算公式如下：

fout=fclkK/2N.

(9)

其中,N為累加寄存器的位數(shù)。

該設(shè)計(jì)中通過(guò)PLL鎖相環(huán)倍頻產(chǎn)生200 MHz的時(shí)鐘作為DDS模塊時(shí)鐘，累加寄存器為2位，頻率控制字為1位。

正余弦參考信號(hào)的產(chǎn)生通過(guò)調(diào)用FPGA自帶的ROM宏功能模塊實(shí)現(xiàn)，將波形數(shù)據(jù)通過(guò)MATLAB離散化產(chǎn)生64個(gè)點(diǎn)以后保存為.mif文件，ROM通過(guò)按地址尋址的方式將存儲(chǔ)的波形在時(shí)鐘上升沿時(shí)輸出。

3.2 AD采集控制模塊設(shè)計(jì)

設(shè)計(jì)采用AD9220作為AD采集模塊的芯片，只需要為它提供一個(gè)正確的時(shí)鐘，該芯片就能完成所需工作，即每個(gè)周期完成64個(gè)點(diǎn)的采樣。設(shè)計(jì)采用同步電路的方式來(lái)避免信號(hào)采集時(shí)毛刺造成的干擾，即需要保證毛刺不出現(xiàn)在沿口。由于毛刺出現(xiàn)的持續(xù)時(shí)間短，僅為幾納秒，因此出現(xiàn)在沿口的概率是很小的，該方式基本能夠避免毛刺對(duì)采集數(shù)據(jù)的影響。

3.3 基于 FPGA 的數(shù)字鎖相乘累加程序的設(shè)計(jì)

鎖相功能的實(shí)現(xiàn)主要依賴(lài)于該部分的乘累加模塊。設(shè)計(jì)通過(guò)將采集信號(hào)與FPGA內(nèi)部產(chǎn)生的同頻率正余弦參考信號(hào)互相關(guān)運(yùn)算完成對(duì)信號(hào)的解調(diào)。在 FPGA 中利用本身的宏功能模塊ALTMULT_ACCUM(Multiply-Accumulate)來(lái)實(shí)現(xiàn)乘累加功能。

輸入端口A為AD采集得到的12位無(wú)符號(hào)待測(cè)信號(hào)，端口B為10位有符號(hào)的參考正弦或者余弦信號(hào)。在accum_sload端為0時(shí)，該模塊進(jìn)行乘累加運(yùn)算，變?yōu)?時(shí)將運(yùn)算結(jié)果輸出。設(shè)計(jì)通過(guò)計(jì)數(shù)器對(duì)累加的時(shí)間進(jìn)行控制。運(yùn)算完成后取出結(jié)果的高32位為有效位通過(guò)串口傳輸?shù)缴衔粰C(jī)并將結(jié)果清零。

3.4 FPGA向 LabVIEW 的數(shù)據(jù)傳輸

本設(shè)計(jì)中 FPGA 通過(guò)串口將乘累加結(jié)果的直流項(xiàng)、正弦互相關(guān)和余弦互相關(guān)每路32位通過(guò)串口RS232傳輸?shù)絃abVIEW中，然后在LabVIEW中進(jìn)行數(shù)據(jù)的拼接。

首先采用VISA庫(kù)進(jìn)行串口的配置，將串口的波特率設(shè)為38 400 bit/s，數(shù)據(jù)位為8位，停止位為1，VISA資源名稱(chēng)為通信COM口的選擇。然后進(jìn)入主程序，檢測(cè)幀頭幀尾并將有效的字節(jié)數(shù)據(jù)讀取出來(lái)。主程序包括在一個(gè)while循環(huán)中，并利用VISA讀取緩存數(shù)據(jù)。下一步再對(duì)有效的字節(jié)數(shù)據(jù)進(jìn)行重新拼接，這里利用數(shù)組將字節(jié)取出并拆分再利用整數(shù)拼接的方式，將數(shù)據(jù)從高位到地位拼接起來(lái)。最后將處理完成的數(shù)據(jù)保存起來(lái)通過(guò)MATLAB進(jìn)行運(yùn)算處理。

4 實(shí)驗(yàn)驗(yàn)證及分析

實(shí)驗(yàn)驗(yàn)證部分主要包括程控放大模塊放大倍數(shù)的測(cè)試、A/D 采集模塊采集功能的測(cè)試和 FPGA 內(nèi)部乘累加模塊的測(cè)試。

1) DDS技術(shù)測(cè)試

DDS信號(hào)發(fā)生器是鎖相放大運(yùn)算的關(guān)鍵模塊之一，設(shè)計(jì)通過(guò)數(shù)字信號(hào)發(fā)生器和示波器對(duì)FPGA產(chǎn)生的方波信號(hào)的精度進(jìn)行。首先通過(guò)QuartusⅡ 編寫(xiě)測(cè)試程序使DDS產(chǎn)生50KHz的方波信號(hào)并下載到電路板，然后將其輸入到示波器的通道一，同時(shí)使用信號(hào)發(fā)生器產(chǎn)生同樣的信號(hào)并將其輸入至示波器的通道三。將兩個(gè)通道的信號(hào)調(diào)整至相對(duì)靜止后，其顯示如圖3。

圖3 DDS產(chǎn)生方波信號(hào)

由圖可見(jiàn)，兩信號(hào)頻率一致，相差值僅為0.518 Hz，誤差值較小，滿(mǎn)足要求。

2) 程控放大的測(cè)試

利用數(shù)字信號(hào)發(fā)生器產(chǎn)生一個(gè)正弦信號(hào)作為程控放大的輸入，其峰峰值設(shè)為200 mV，偏置為100 mV，頻率是100 kHz。信號(hào)放大后將結(jié)果輸出到示波器，放大倍數(shù)設(shè)為5倍，其結(jié)果如圖4所示。

由圖4可見(jiàn)，經(jīng)放大后的輸出結(jié)果分別為1.01 V。

3) 將AD9220的采樣時(shí)鐘頻率設(shè)定為3.125 MHz，然后通過(guò)數(shù)字信號(hào)發(fā)生器產(chǎn)生頻率大小為50 kHz，峰峰值為3 V的正弦信號(hào)作為輸入，AD的采樣結(jié)果通過(guò)邏輯分析儀進(jìn)行觀測(cè)，其結(jié)果如圖5。

其中采樣時(shí)鐘為ad_clk，ad_data為直接輸入進(jìn)來(lái)的信號(hào)，ad_data_r為經(jīng)過(guò)同步電路處理后的信號(hào)，通過(guò)圖5能夠看出A/D電路可以準(zhǔn)確采集波形數(shù)據(jù)。

4)乘累加模塊的測(cè)試

分別對(duì)參考信號(hào)和乘累加的IP核進(jìn)行測(cè)試。首先是生成ROM的宏功能模塊，建立.mif文件并存放64個(gè)10位的數(shù)據(jù)，該數(shù)據(jù)為兩個(gè)周期的余弦波形，然后利用Verilog語(yǔ)言編寫(xiě)程序，為ROM提供6位地址和3.125 MHz的時(shí)鐘。定制乘累加IP核ALTMULT_ACCUM，將兩個(gè)累加器a、b作為兩個(gè)輸入端，其中a每次累加1，b每次累加2；最后分別在QuartusⅡ中編寫(xiě)測(cè)試程序，進(jìn)而通過(guò)Modelsim-Altera6.6d軟件進(jìn)行功能仿真。結(jié)果如圖6所示。

圖4 程控放大結(jié)果

圖5 AD采集功能測(cè)試

圖6 乘累加器功能測(cè)試

通過(guò)以上各模塊的測(cè)試分析可知，鎖相放大電路的程控放大模塊、A/D采集模塊和FPGA內(nèi)部乘累加模塊均能夠正常工作，且結(jié)果具有較高的準(zhǔn)確性，各模塊互相配合實(shí)現(xiàn)鎖相放大功能。

5 結(jié)束語(yǔ)

提出一種正交矢量鎖相放大電路的設(shè)計(jì)，以FPGA作為數(shù)據(jù)處理模塊，實(shí)現(xiàn)待測(cè)信號(hào)處理并求得其的相位和幅值信息，并完成AD采集、程控放大、數(shù)據(jù)處理、串口傳輸?shù)饶K的硬件電路的設(shè)計(jì)。該電路經(jīng)實(shí)驗(yàn)驗(yàn)證能夠正確有效地處理待測(cè)信號(hào)實(shí)現(xiàn)鎖相放大功能，獲得準(zhǔn)確數(shù)據(jù)實(shí)現(xiàn)科學(xué)計(jì)算。

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