吳限光

（中國電子科技集團(tuán)公司 第四十一研究所，山東 青島 266555）

面向測試儀器的測試總線主要有VXI、PXI、LXI等總線標(biāo)準(zhǔn)。VXI是較早的一種測試測量總線。LXI是以局域網(wǎng)技術(shù)基礎(chǔ)，采用標(biāo)準(zhǔn)的以太網(wǎng)絡(luò)連接測試模塊構(gòu)成網(wǎng)絡(luò)化測試環(huán)境?；贚XI總線主推廠商是安捷倫公司，其測試儀器產(chǎn)品主要面向信號測試。PXI總線通過擴(kuò)展PCI總線實(shí)現(xiàn)，屬于板級總線，具有良好的擴(kuò)展性，支持PCI Express，提供最高6 GB/s的帶寬。

密碼芯片測試主要是驗(yàn)證密碼芯片的密碼服務(wù)功能和測試密碼處理性能，為軍用密碼芯片產(chǎn)品測評認(rèn)證和質(zhì)量檢驗(yàn)提供測試工具和手段。對于符合LVDS電平標(biāo)準(zhǔn)的高速密碼芯片，如何實(shí)現(xiàn)被測芯片與測試系統(tǒng)高效的通信是設(shè)計(jì)的關(guān)鍵部分。

1 收發(fā)測試系統(tǒng)模型

高速LVDS同步總線模塊主要實(shí)現(xiàn)多通道的單LVDS同步總線的通信。通道數(shù)目最大支持到36個(gè)，采用可配置的原則，支持?jǐn)?shù)據(jù)的發(fā)送和接收。每個(gè)通道速率最大可以支持到622 Mbps。高速LVDS同步總線模塊主要由信號調(diào)整單元、延時(shí)校準(zhǔn)單元、FPGA、SRAM存儲器、時(shí)鐘同步單元、PXI接口單元組成。信號調(diào)整單元主要實(shí)現(xiàn)LVDS電平的驅(qū)動(dòng)功能，使之適應(yīng)芯片適配子板的LVDS電平；延時(shí)校準(zhǔn)單元主要對多路信號進(jìn)行延時(shí)校準(zhǔn)，減小相位差，以滿足多路信號的同步功能；FPGA主要進(jìn)行數(shù)據(jù)的采集、信號的發(fā)生、存儲控制、PXI接口控制等，以實(shí)現(xiàn)數(shù)據(jù)的產(chǎn)生與處理；時(shí)鐘同步單元主要實(shí)現(xiàn)多通道數(shù)據(jù)的同步；高速LVDS同步總線模塊適用于用戶自定義的LVDS總線。

LVDS總線模塊分為發(fā)送模塊和接收模塊。

1.1 發(fā)送過程

發(fā)送數(shù)據(jù)過程分為設(shè)置發(fā)送參數(shù)、輸入要發(fā)送的數(shù)據(jù)、發(fā)送數(shù)據(jù)三部分。其中，設(shè)置發(fā)送參數(shù)具體為上位機(jī)軟件設(shè)置發(fā)送數(shù)據(jù)長度、發(fā)送次數(shù)和發(fā)送方式；輸入要發(fā)送端數(shù)據(jù)包括有規(guī)律的數(shù)據(jù)（遞增數(shù)據(jù)、遞減數(shù)據(jù)、隨機(jī)數(shù)據(jù)等）和自定義的數(shù)據(jù)；發(fā)送數(shù)據(jù)具體為上位機(jī)通過設(shè)置AD9912芯片選擇發(fā)送時(shí)鐘速率，而此發(fā)送時(shí)鐘通過FPGA鎖相環(huán)路優(yōu)化后，經(jīng)過ODDR雙沿采樣，實(shí)現(xiàn)發(fā)送過程。在整個(gè)發(fā)送過程中，所有參數(shù)和數(shù)據(jù)都通過PXI總線模塊送到FPGA的雙口RAM中，經(jīng)過雙沿采樣，上位機(jī)把數(shù)據(jù)按照要求的方式發(fā)出去。

1.2 接收過程

接收過程分為接收校準(zhǔn)單元、處理數(shù)據(jù)單元、顯示數(shù)據(jù)單元三部分。其中，接收校準(zhǔn)單元具體為FPGA一直在檢測時(shí)鐘通道和使能通道的變化，當(dāng)接收時(shí)鐘的變化時(shí)，F(xiàn)PGA的內(nèi)鎖相環(huán)一直跟蹤并且不斷地調(diào)整鎖定，而FPGA如果發(fā)現(xiàn)使能端使能電平跳變成1，則開啟雙沿采樣模式，把數(shù)據(jù)捕獲下來；處理數(shù)據(jù)單元具體為FPGA把雙沿采樣捕獲的數(shù)據(jù)經(jīng)過一個(gè)32位變128位的FIFO寫到SRAM中，同時(shí)，統(tǒng)計(jì)接收數(shù)據(jù)的數(shù)量，如果發(fā)現(xiàn)接收已滿，則反饋到上位機(jī)，而上位機(jī)通過狀態(tài)變化顯示當(dāng)前狀態(tài)；顯示數(shù)據(jù)單元具體為如果接收數(shù)據(jù)完畢，上位機(jī)軟件可根據(jù)實(shí)際需要讀取不同的地址，把數(shù)據(jù)從SRAM讀到上位機(jī)觀察顯示。

2 結(jié)果分析

本實(shí)驗(yàn)在不同的發(fā)送參數(shù)情況下，通過設(shè)置發(fā)送速率（范圍10～622 Mbps），不同的發(fā)送數(shù)據(jù)類型，不同的發(fā)送數(shù)據(jù)長度，測試接收數(shù)據(jù)準(zhǔn)確率。由于測試數(shù)據(jù)量很大，本節(jié)只給出了2種典型速率的測試結(jié)果數(shù)據(jù)。由表1可知，在設(shè)置參數(shù)發(fā)送速率（311 Mbps、622 Mbps），發(fā)送數(shù)據(jù)類型（遞增、遞減、隨機(jī)）、發(fā)送長度（1 MByte、16 MByte、32 MByte）條件下，接收端均能正確地識別樣并保證沒有誤碼出現(xiàn)。

表1 典型速率的測試結(jié)果數(shù)據(jù)

3 結(jié)論

本文主要研究了高速總線PXI處理LVDS高速總線密碼芯片測試方法。利用IDDR和ODDR實(shí)現(xiàn)數(shù)據(jù)雙沿采樣的收發(fā)控制，以及現(xiàn)場測試數(shù)據(jù)來完成測試目的。理論分析和數(shù)據(jù)結(jié)果顯示，此方法能實(shí)現(xiàn)速率達(dá)到622 Mbps，更好地提高了性能。

參考文獻(xiàn)：

［1］馬彥，馮勇.LVDS 技術(shù)研究［J］.電子計(jì)算機(jī)，2002（02）：20-23.

［2］劉祥遠(yuǎn)，陳書明.LVDS高速I/O接口單元的設(shè)計(jì)研究［J］.計(jì)算機(jī)工程與科學(xué)，2001，23（04）：54-58，62.

［3］趙忠文，曾岱，熊偉.LVDS技術(shù)分析和應(yīng)用設(shè)計(jì)［J］.指揮技術(shù)學(xué)院學(xué)報(bào)，2001，12（06）：1-2.

［4］王朋，李智.基于PXI總線的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)［J］.研究與開發(fā)，2007，26（04）：44-45.

［5］張景麗，程紅，柏建國，等.基于PXI的高性能數(shù)據(jù)采集系統(tǒng)的實(shí)現(xiàn)［J］.計(jì)算機(jī)測量與控制，2004，12（09）：885-887.

［6］Tom Shanley.PCI系統(tǒng)結(jié)構(gòu)［M］.北京：電子工業(yè)出版社，2007.