王冬冬，晏慧強，呂國飛

（上海船舶電子設(shè)備研究所上海201108）

近年來，聲納系統(tǒng)的探測性能不斷提升，主要表現(xiàn)在探測距離的不斷增加以及方位分辨能力的不斷提高。增加陣元規(guī)?？梢垣@得較高的陣處理增益和方位分辨力，但同時也造成數(shù)據(jù)量的大幅增長。拖線陣聲納大規(guī)模發(fā)展背景下，高速數(shù)據(jù)流的實時可靠傳輸意義尤為重大。千兆以太網(wǎng)具有通信速率高、傳輸距離遠、工作可靠性高等優(yōu)點，將千兆以太網(wǎng)技術(shù)應(yīng)用到拖線陣聲納設(shè)計中，可以滿足目標數(shù)據(jù)的實時采集傳輸及處理要求。

拖線陣聲納特殊的工作環(huán)境，決定了其傳輸系統(tǒng)必須具有較高的工作可靠性，為此，必須在千兆以太網(wǎng)數(shù)據(jù)傳輸?shù)幕A(chǔ)上增加冗余機制。常見的冗余傳輸方案適用性較差，難以用于拖線陣傳輸鏈路設(shè)計，文中提出了一種兼顧布線復(fù)雜度、傳輸距離以及鏈路利用率的雙向環(huán)路冗余傳輸方案。

1 千兆以太網(wǎng)數(shù)據(jù)傳輸功能實現(xiàn)

傳輸節(jié)點設(shè)計基于物理層和MAC層，不涉及高層協(xié)議，去除了上層協(xié)議中有關(guān)流量控制和差錯檢測等操作。由于沒有上層協(xié)議為程序提供統(tǒng)一的服務(wù)接口，基于底層的開發(fā)較為復(fù)雜。開發(fā)過程中通過調(diào)用Xilinx公司提供的Embedded Tri-Mode Ethernet MAC Wrapper IP核，簡化了開發(fā)過程，縮短了開發(fā)周期，提高了系統(tǒng)工作穩(wěn)定性。

1.1 物理層實現(xiàn)

物理層的設(shè)計需要實現(xiàn)PCS（物理編碼）子層、PMA（物理介質(zhì)附屬）子層以及PMD（物理介質(zhì)相關(guān)）子層的功能。如圖1所示，以雙絞線為傳輸介質(zhì)的1000BASE-T標準不支持MAC與雙絞線的直接互連，設(shè)計選用MARVELL公司的88E1111芯片來實現(xiàn)物理層的PCS、PMA以及PMD子層。該芯片支持1000BASE-T千兆以太網(wǎng)標準，能夠?qū)崿F(xiàn)吉比特數(shù)據(jù)速率下的均衡、回波和串擾消除、數(shù)據(jù)恢復(fù)以及差錯檢測等功能，具有低功耗特性，在復(fù)雜噪聲環(huán)境中能提供穩(wěn)健的性能表現(xiàn)。

圖1 1000BASE-T及1000BASE-LX物理層的實現(xiàn)

以單模光纖為傳輸介質(zhì)的1000BASE-LX標準中，PCS子層和PMA子層通過FPGA芯片內(nèi)的RocketIO GTP高速串行收發(fā)器實現(xiàn)，將GTP與光纖收發(fā)模塊相連便可實現(xiàn)PMD子層的功能。GTP中PMA子層主要完成8 bit位寬MAC幀數(shù)據(jù)與RocketIO串行數(shù)據(jù)間的轉(zhuǎn)換，并從接收數(shù)據(jù)流中恢復(fù)出時鐘。PCS子層負責8b/10b編解碼及CRC校驗。

1.2 MAC層實現(xiàn)

MAC層主要完成數(shù)據(jù)幀的封裝和解封，以及地址匹配等操作。設(shè)計中選用Xilinx Virtex5 LX110T FPGA芯片，該芯片內(nèi)部集成了嵌入式三態(tài)以太網(wǎng)MAC控制器硬核，通過對其進行例化來實現(xiàn)以太網(wǎng)MAC控制器功能。MAC控制器支持MII、GMII、RGMII以及SGMII等多種接口模式，用于與PHY芯片對接，并提供MDIO/MDC接口來對PHY芯片的配置寄存器進行讀寫，以完成工作方式配置或工作狀態(tài)讀取。設(shè)計中為了方便PCB板布線，將MAC控制器和PHY芯片都配置為SGMII接口模式。SGMII模式僅使用兩對差分線進行數(shù)據(jù)收發(fā)，MAC控制器需要先通過RocketIO GTP實現(xiàn)串/并轉(zhuǎn)換?？紤]到GTP收發(fā)器中PCS子層的8b/10b編碼，同樣提供1 000 Mbps的通信帶寬，GTP工作時鐘頻率將高達625 MHz。工作頻率越高，GTP對時鐘抖動越敏感，因此每對收發(fā)器均需使用獨立的高精度有源差分晶振。

1.3 MAC控制器配置

MAC控制器支持多種工作模式，全雙工半雙工、百兆千兆速率、MIIGMIIRGMIISGMII接口、1000BASE_T1000BASE_X PCS/PMA等。MAC控制器硬核中包含兩個MAC控制器MAC0和MAC1，兩者共享HOST配置寄存器訪問總線，通過HOST總線可以對相關(guān)寄存器進行配置，結(jié)合HOSTEMAC1SEL選通信號，完成對MAC0及MAC1的配置。程序采用有限狀態(tài)機結(jié)構(gòu)，在125M時鐘的驅(qū)動下依次進行狀態(tài)跳轉(zhuǎn)，首先將HOSTEMAC1SEL置為0，向12個配置寄存器中寫入相應(yīng)值，對MAC0進行配置，然后將HOSTEMAC1SEL取反，再次向12個配置寄存器中寫入相應(yīng)值，對MAC1進行配置。

2 雙向環(huán)路冗余傳輸設(shè)計

現(xiàn)有的拖線陣傳輸系統(tǒng)大致可分為三類：基于單向級聯(lián)結(jié)構(gòu)的開路傳輸、基于星型網(wǎng)絡(luò)拓撲結(jié)構(gòu)的冗余傳輸以及基于總線型網(wǎng)絡(luò)拓撲結(jié)構(gòu)的冗余傳輸。由于可靠性、傳輸距離以及布線的復(fù)雜度等因素的制約，以上3種組網(wǎng)方案均不能很好地適應(yīng)拖線陣大規(guī)模發(fā)展的需要，為此，論文提出了具有高度適用性的雙向環(huán)路冗余傳輸方案。

2.1 幾種常見的傳輸節(jié)點組網(wǎng)方案

2.1.1 單向級聯(lián)開路傳輸

單向級聯(lián)開路傳輸節(jié)點組網(wǎng)方式如圖2所示，應(yīng)用此方案的傳輸系統(tǒng)，任意一傳輸節(jié)點的斷路或故障，都會使該節(jié)點位置以后的級聯(lián)模塊無法正常工作，這種連接方式雖然結(jié)構(gòu)簡單，但可靠性較差，會增加整個傳輸鏈路故障的概率。

圖2 單向級聯(lián)開路傳輸組網(wǎng)示意圖

2.1.2 基于星型網(wǎng)絡(luò)拓撲結(jié)構(gòu)的冗余傳輸

不少傳輸系統(tǒng)采用基于點對點的星型拓撲結(jié)構(gòu)，如圖3所示，這種組網(wǎng)結(jié)構(gòu)最大的特點是可靠性高，任一傳輸節(jié)點的故障或開路都不會影響網(wǎng)絡(luò)中其他節(jié)點與主機的通信。但這種冗余傳輸方案不適用于大規(guī)模拖線陣聲納的數(shù)據(jù)傳輸。一方面，隨著傳輸節(jié)點的增加，線束數(shù)量劇增，而拖線陣內(nèi)空間狹小，布線將會變得非常困難。另一方面，數(shù)據(jù)采集模塊主要位于主動接收段和被動接收段，采集數(shù)據(jù)最遠需傳輸近200米才能到達陣首，而以雙絞線為傳輸介質(zhì)的1000BASE_T標準支持的最遠傳輸距離僅為100米，因此系統(tǒng)必須采用多級轉(zhuǎn)發(fā)機制才能實現(xiàn)雙絞線鏈路上的數(shù)據(jù)傳輸。

圖3 基于星型結(jié)構(gòu)的冗余傳輸組網(wǎng)示意圖

2.1.3 基于總線型網(wǎng)絡(luò)拓撲結(jié)構(gòu)的冗余傳輸

如圖4所示，一些數(shù)據(jù)傳輸系統(tǒng)采用基于總線的結(jié)構(gòu)，將多個傳輸節(jié)點掛接在總線上，這些傳輸節(jié)點對總線的訪問具有獨占性，會造成總線資源的浪費，進而導(dǎo)致數(shù)據(jù)傳輸效率低下。對于大規(guī)模拖線陣，總線上掛接的節(jié)點數(shù)量龐大，還需考慮總線的驅(qū)動能力，電流、電壓驅(qū)動能力往往限制數(shù)據(jù)的傳輸距離，同時嚴格的阻抗匹配實現(xiàn)起來也比較困難。

2.1.4 雙向環(huán)路冗余傳輸

如圖5所示，雙向環(huán)路冗余傳輸鏈路中任意兩節(jié)點間數(shù)據(jù)傳輸都是基于點對點的通信，無需考慮多個節(jié)點對鏈路的競爭，同時多節(jié)點轉(zhuǎn)發(fā)機制也可以保證相鄰兩節(jié)點間的距離不超過60米，此外，由于采用非并行組網(wǎng)，布線也較為簡單，因此雙向環(huán)路冗余傳輸方案能夠較好地適應(yīng)大規(guī)模拖線陣聲納數(shù)據(jù)傳輸?shù)男枰?/p>

圖4 基于總線結(jié)構(gòu)的冗余傳輸組網(wǎng)示意圖

圖5 雙向環(huán)路冗余傳輸組網(wǎng)示意圖

2.2 雙向環(huán)路冗余傳輸工作機制

設(shè)計中兩個方向的鏈路均可獨立進行數(shù)據(jù)收發(fā)操作，工作時同一原始報文會被標上相同的時間戳，然后沿兩個方向分別發(fā)送出去，各傳輸節(jié)點對添加時間戳后的報文進行轉(zhuǎn)發(fā)。當傳輸鏈路中某一節(jié)點因故障無法正常工作時，環(huán)形鏈路被分割為兩條獨立的數(shù)據(jù)傳輸鏈路，主機可分別沿故障節(jié)點的上游鏈路和下游鏈路（即反向鏈路與正向鏈路）、從不同的兩個方向接收數(shù)據(jù)，這種冗余發(fā)送機制使得傳輸鏈路具有一定的容錯工作性能，提高了鏈路的工作可靠性。

另一方面，當傳輸節(jié)點某一方向接收出現(xiàn)誤碼時，可利用另一方向的接收數(shù)據(jù)對錯誤進行糾正。接收數(shù)據(jù)時節(jié)點根據(jù)時間戳判斷兩個方向上到來的報文是否為相同報文，兩個方向上報文的到達時間存在差別，設(shè)計中通過時間優(yōu)先序列的方法處理冗余報文的接收。若先到達的報文通過校驗，則節(jié)點從先到達的報文中接收數(shù)據(jù)，并在接收列表中的相應(yīng)位置寫入時間標戳。當另一方向上相同時間戳的報文滯后到達時，節(jié)點檢測到接收列表對應(yīng)位置已寫入值，則將滯后到達的報文丟棄。若先到達的報文未能通過校驗，接收列表中的相應(yīng)位置為空，則滯后到達的報文有機會對先前的誤碼傳輸進行糾正。一包數(shù)據(jù)接收完成，系統(tǒng)對接收列表進行清空，保證前一包數(shù)據(jù)的接收列表不會影響下一包數(shù)據(jù)的接收。采用這種機制提高了報文接收的可靠性，進一步增強了傳輸鏈路的穩(wěn)健性。

2.3 雙向環(huán)路冗余傳輸實現(xiàn)方法

2.3.1 獨立收發(fā)端口設(shè)計

Xilinx XC5VLX110T FPGA片內(nèi)資源豐富，集成了2個三態(tài)以太網(wǎng)MAC控制器硬核。每個MAC控制器硬核包含兩個MAC控制器，共享Host Bus配置寄存器訪問總線。傳輸節(jié)點設(shè)計時同時對FPGA芯片內(nèi)的2個三態(tài)以太網(wǎng)MAC控制器硬核進行例化，將其中的一個通過RocketIO GTP收發(fā)器分別與兩片千兆以太網(wǎng)PHY芯片相連，再連接到兩個RJ45，形成兩個獨立的數(shù)據(jù)收發(fā)網(wǎng)口，另一個MAC控制器硬核通過RocketIO GTP收發(fā)器分別與兩個光纖收發(fā)模塊相連，構(gòu)成兩個獨立的數(shù)據(jù)收發(fā)光口，傳輸節(jié)點結(jié)構(gòu)如圖6所示。

采用這種設(shè)計，一方面便于環(huán)形組網(wǎng)，以實現(xiàn)雙向環(huán)路冗余傳輸。整個傳輸網(wǎng)絡(luò)的組建基于環(huán)形拓撲結(jié)構(gòu)，這樣當一個傳輸方向上出現(xiàn)節(jié)點故障時，主機可以從另一方向發(fā)送或接收數(shù)據(jù)幀，保證整個傳輸鏈路具有一定的容錯性能。另一方面也可以實現(xiàn)類似流水級的操作，能夠有效降低鏈路中多個節(jié)點間的傳輸延遲。

圖6 單個傳輸節(jié)點結(jié)構(gòu)框圖

2.3.2 雙重乒乓切換機制

參數(shù)下發(fā)過程中，傳輸控制板僅僅需要對來自上一傳輸節(jié)點的數(shù)據(jù)進行轉(zhuǎn)發(fā)，不涉及本地數(shù)據(jù)處理?？紤]到傳輸控制板上不同端口的數(shù)據(jù)收發(fā)時鐘不一致，可能出現(xiàn)接收數(shù)據(jù)未穩(wěn)定就將其發(fā)送出去的情況，為了避免收發(fā)操作沖突，需要對接收到的數(shù)據(jù)進行緩沖處理。設(shè)計中利用Xilinx Block Memory Generator IP核實現(xiàn)異步雙端口RAM，將雙端口RAM劃分為高位地址段和低位地址段。

數(shù)據(jù)轉(zhuǎn)發(fā)開始，系統(tǒng)從RAM高位地址段讀取數(shù)據(jù)，同時將來自上一傳輸節(jié)點的數(shù)據(jù)寫入RAM低位地址段緩存，待接收一幀數(shù)據(jù)和發(fā)送一幀數(shù)據(jù)均完成，RAM高位地址段與低位地址段進行乒乓切換。依次循環(huán)，RAM高、低位地址段相互配合，節(jié)拍性地進行乒乓切換，完成對數(shù)據(jù)的無縫緩沖與發(fā)送，便于多個傳輸節(jié)點間實現(xiàn)流水級轉(zhuǎn)發(fā)，能夠有效降低傳輸延遲。

與參數(shù)下發(fā)不同，數(shù)據(jù)上傳過程中，傳輸控制板不僅需要對來自上一傳輸節(jié)點的數(shù)據(jù)進行處理，同時還需要處理來自本地采集模塊的數(shù)據(jù)?？紤]到來自上一節(jié)點的數(shù)據(jù)對應(yīng)的采集時間稍早于本地采集數(shù)據(jù)，因此前一節(jié)點數(shù)據(jù)處理的優(yōu)先級必須高于本地采集數(shù)據(jù)處理，設(shè)計中采用雙端口RAM先對來自本地采集模塊的數(shù)據(jù)進行緩存，在下一傳輸周期的起始段對緩存數(shù)據(jù)進行讀取并將其發(fā)送出去。

為了避免本地采集數(shù)據(jù)緩存與前一節(jié)點數(shù)據(jù)轉(zhuǎn)發(fā)之間相互影響，可以將本地采集數(shù)據(jù)與來自前一傳輸節(jié)點的數(shù)據(jù)分開緩存，即在原先RAM內(nèi)部高低位地址段乒乓操作的基礎(chǔ)上增加雙RAM間的乒乓切換，若傳輸節(jié)點總數(shù)為N，則每完成一幀數(shù)據(jù)的發(fā)送或接收，進行一次高低位地址段乒乓切換，每完成N次高低位地址段乒乓切換，一個完整轉(zhuǎn)發(fā)周期內(nèi)的全部采集數(shù)據(jù)可以經(jīng)鏈路上傳至接收主機，進行一次雙RAM間的乒乓切換。

采用雙重乒乓切換機制實現(xiàn)多個傳輸節(jié)點間的流水級轉(zhuǎn)發(fā)，保證了高速采集數(shù)據(jù)流數(shù)據(jù)能夠連續(xù)不斷地傳送到干端進行處理，且采集數(shù)據(jù)能夠按時間先后以及節(jié)點號順序依次排列，接收端無需對收到的報文進行重新排序，效率較高。

3 同步采集控制設(shè)計

工作時水聽器數(shù)據(jù)采集模塊通過SPI串行總線與傳輸控制板對接，數(shù)據(jù)接收前主機會下發(fā)同步接收命令，傳輸控制板正確接收到命令幀后利用PLL對參考時鐘（64 MHz）輸入進行分頻處理（計算見公式（1）），產(chǎn)生相應(yīng)的同步脈沖（24.576 MHz）。在同步脈沖的驅(qū)動下，采集模塊進行AD轉(zhuǎn)換，同時傳輸節(jié)點對采集數(shù)據(jù)進行讀取。方案中沒有直接選用24.576 MHz的有源晶振，而是利用FPGA內(nèi)的PLL對輸入時鐘進行分頻，采用這種方案的優(yōu)勢在于：對于非常見規(guī)格的采樣時鐘頻率值，設(shè)計能夠?qū)崿F(xiàn)軟件可重配置，使得數(shù)據(jù)采集模塊的適用范圍更廣。

（反饋系數(shù)M=48，預(yù)分頻系數(shù)D=5，后分頻系數(shù)P=25）

FPGA中每個PLL單元最多僅支持5路分頻時鐘輸出，而每個傳輸控制單元需產(chǎn)生32路同步時鐘信號，以驅(qū)動數(shù)據(jù)采集模塊工作，因此設(shè)計中選用時鐘分配芯片對輸入時鐘進行多路復(fù)制輸出。

考慮到32路同步采集電路中一部分與傳輸控制模塊相距較遠，為了增加同步時鐘信號的傳輸距離，設(shè)計中先通過差分驅(qū)動器將TTL電平轉(zhuǎn)換成LVDS差分信號進行傳輸，在接收端再使用差分接收器恢復(fù)出TTL電平。

4 光纖鏈路備份設(shè)計

光纖質(zhì)地脆，機械強度差，易折易碎，在耐腐蝕性、反復(fù)插拔操作、抗外力拉伸和抗彎折等方面的工程可靠性相對比較脆弱，因此光纖鏈路工作狀態(tài)易出現(xiàn)異常。為了避免因干濕端間的光纖鏈路異常[17-18]而導(dǎo)致整個傳輸系統(tǒng)的崩潰，設(shè)計中預(yù)留了備用光纖收發(fā)鏈路，用于進一步提高傳輸系統(tǒng)的工作可靠性。

SFP光纖收發(fā)模塊的LOS引腳輸出電平可標示接收光功率正常與否，當鏈路發(fā)生異常，接收光功率低于正常范圍，LOS引腳被拉高，輸出為高電平。鏈路正常時接收光功率處于正常范圍，LOS引腳輸出為低電平。利用FPGA對兩個獨立SFP模塊的LOS引腳輸出電平進行檢測，當LOS引腳輸出為低電平，表明鏈路處于正常工作狀態(tài)，使用主鏈路進行數(shù)據(jù)收發(fā)。當LOS引腳輸出為高電平，表明接收到的光功率低于敏感門限，鏈路發(fā)生異常，啟用備用鏈路進行數(shù)據(jù)收發(fā)，具體來說即在FPGA程序中根據(jù)SFP_DETCT信號電平的高低來選擇使能MAC1、GTP_DUAL的 transceiver1還是 MAC0、GTP_DUAL的transceiver0。

5 仿真及測試

傳輸控制模塊實物圖如圖7所示。

圖7 傳輸控制模塊實物圖片

5.1 功能仿真

FPGA功能模塊編寫完成后需要對其進行功能仿真以驗證邏輯設(shè)計是否正確，功能仿真也稱前仿真，可利用Isim軟件完成。由圖8中的仿真結(jié)果可以看出，每完成一幀數(shù)據(jù)的發(fā)送或接收，程序進行一次高低位地址段乒乓切換，每完成N次高低位地址段乒乓切換，程序進行一次雙RAM間的乒乓切換，與預(yù)期設(shè)計結(jié)果相符合。

圖8 功能仿真波形

5.2 時序仿真

前仿真不涉及具體的硬件電路時序，還需利用Chipscope在線邏輯分析儀對FPGA內(nèi)部信號進行在線檢測以驗證模塊是需設(shè)計的準確性。圖9在線仿真結(jié)果表明，RAM高低位地址段能夠根據(jù)發(fā)送及接收計數(shù)值自動完成乒乓切換，與功能仿真結(jié)果相一致。需要說明的是，設(shè)計中一幀數(shù)據(jù)發(fā)送或接收完畢，會留有1 μs的間隙，因此仿真波形中會有幀間隙的存在。

圖9 時序仿真波形

5.3 傳輸節(jié)點組網(wǎng)測試

測試鏈路中首尾兩個傳輸控制模塊通過光纖與交換機連接，中間模塊使用六類屏蔽網(wǎng)線實現(xiàn)互連，網(wǎng)線長度為58 m。各傳輸控制模塊在同步時鐘信號的控制下對采集數(shù)據(jù)進行讀取和轉(zhuǎn)發(fā)。與交換機連接的主機成功接收都來自首尾兩節(jié)點的報文，斷開傳輸鏈路中任意兩傳輸控制模塊間的連接，主機端仍可接收到完整的數(shù)據(jù)報文，表明雙向環(huán)路冗余傳輸機制工作正常。

在主機端利用WildPackets Ethernet NX以太網(wǎng)測試軟件持續(xù)10分鐘對鏈路狀況進行監(jiān)測，測試結(jié)果如圖10所示。主機B平均每秒接收到約120 000幀數(shù)據(jù)，幀長為固定值530字節(jié)，平均數(shù)據(jù)傳輸速率約為500 Mbps（設(shè)計中每一幀數(shù)據(jù)接收或發(fā)送完成后留有一定的間隙，減小幀間隙時間值可在一定程度上提高傳輸速率）。

圖10 主機端傳輸速率及誤碼率測試結(jié)果

6 結(jié)論

本文針對拖線陣聲納大規(guī)模發(fā)展的需求，基于千兆以太網(wǎng)物理層及MAC層自定義協(xié)議開發(fā)了傳輸控制單元，實現(xiàn)了高速采集數(shù)據(jù)流的實時傳輸。同時，基于冗余傳輸思想，對多個傳輸控制單元進行了環(huán)路拓撲結(jié)構(gòu)組網(wǎng)，賦予系統(tǒng)一定的容錯工作性能，增強了拖線陣聲納系統(tǒng)的工作可靠性。測試結(jié)果表明，多節(jié)點傳輸鏈路的平均數(shù)據(jù)傳輸速率高于500 Mbps，并且容錯機制能夠高效、穩(wěn)定地發(fā)揮作用。方案設(shè)計合理、工程可實現(xiàn)性強，對高速數(shù)據(jù)采集傳輸系統(tǒng)的設(shè)計具有重要的參考意義。

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