王彤 趙野 陳杰

摘 要：為增強(qiáng)信號在惡劣的電氣噪聲環(huán)境中傳輸?shù)陌踩院涂煽啃?，提出并設(shè)計(jì)了一款利用SPI數(shù)據(jù)鏈路實(shí)現(xiàn)設(shè)備遠(yuǎn)程控制的隔離通訊芯片.分析目前兩種SPI總線隔離方案的優(yōu)缺點(diǎn)，折中隔離方式、電路復(fù)雜性、成本和可靠性等因素，利用“平衡”雙線技術(shù)，采用雙絞線作為傳輸介質(zhì)，將四路SPI信號編碼成能夠通過變壓器耦合的無直流脈沖，提高了數(shù)據(jù)傳輸?shù)臏?zhǔn)確性和系統(tǒng)工作的可靠性.芯片基于GSMC 0.18 μm CMOS標(biāo)準(zhǔn)工藝設(shè)計(jì)，核心面積為1.33×1.45 mm2.流片測試結(jié)果表明，芯片可實(shí)現(xiàn)1 Mbps的通訊速率，誤碼率小于10-9，在通信速率為0.5 Mbps的條件下支持的最大電纜長度可達(dá)50 m，實(shí)現(xiàn)了遠(yuǎn)程受控器的靈活網(wǎng)絡(luò)化配置，與同類隔離方案相比，是一種兼具低成本、高可靠和結(jié)構(gòu)優(yōu)化的遠(yuǎn)程控制解決方案.

關(guān)鍵詞：SPI；遠(yuǎn)程控制；隔離通訊；雙絞線；電感耦合

中圖分類號：TN402；TN79 文獻(xiàn)標(biāo)志碼：A

Abstract：In order to enhance the security and reliability of the signal transmission in the harsh electrical noisy environment， an isolated communication chip was proposed and designed to realize the remote control of the equipment by SPI data link. The advantages and disadvantages of two current SPI isolation schemes were analyzed. Considering the isolation method， circuit complexity， cost， reliability， and other factors， the chip uses the “balanced” two-wire technology and encodes the four SPI signals into DC-free pulse that can be coupled by a transformer， which can improve the accuracy of data transmission and system reliability. The chip was designed and fabricated in GSMC 0.18 μm CMOS standard process， with a total chip area of 1.33×1.45 mm2. Test results show that the chip can reach a bit error ratio of 10-9 at 1 Mbps. The maximum cable length supported at a data rate of 0.5 Mbps can be up to 50 meters. It achieves the flexible network configuration of the remote controlled device. Compared with other similar isolation schemes， the designed chip is a low-cost， highly reliable and structural optimization solution for remote control.

Key words：SPI； remote control； isolated communication； twisted pair； inductive coupling

SPI（serial peripheral interface）是一種同步串行外設(shè)接口，能夠方便地實(shí)現(xiàn)MCU與外部設(shè)備之間的通信，具有接口線少、數(shù)據(jù)速率高、支持全雙工操作等特點(diǎn)，在電路集成設(shè)計(jì)中得到了廣泛應(yīng)用[1].SPI通信可采用接口直接對接的方式，實(shí)現(xiàn)主設(shè)備和外部設(shè)備間的通信.但在工業(yè)現(xiàn)場的數(shù)據(jù)采集中，由于設(shè)備工作環(huán)境復(fù)雜，各通信節(jié)點(diǎn)具有很高的共模電壓，干擾較大，造成SPI接口無法正常工作，嚴(yán)重時甚至?xí)龤酒蛢x器設(shè)備.因此，為了保證設(shè)備正常通信以及核心控制電路和操作人員的安全，對SPI總線各個通信節(jié)點(diǎn)實(shí)行電氣隔離是非常必要的.

傳統(tǒng)的SPI總線隔離方法是光耦合技術(shù)，采用光束作為媒介傳輸電信號，在高壓和低壓電氣環(huán)境之間提供安全接口.目前一般使用6N137光電隔離器件[2]，該器件隔離電壓高、抗干擾能力強(qiáng)、使用壽命長.但每個芯片僅提供一路隔離通道，隔離SPI接口需要四顆隔離芯片并配置四個光耦器件，導(dǎo)致電路板使用空間與成本的增加，增加了電路復(fù)雜性，導(dǎo)致設(shè)計(jì)時間延長和電路穩(wěn)定性下降.而且光耦器件本身具有易損耗、速度較慢（一般的數(shù)據(jù)速率低于1 Mbps）、耗電量大等缺點(diǎn)，給其應(yīng)用帶來局限.數(shù)字隔離器是另一種SPI總線隔離方案，它使用變壓器或電容將數(shù)據(jù)以磁性方式或容性方式耦合到隔離柵的另一端.典型的器件是ADI公司的ADuM系列[3]，該系列器件采用芯片尺寸的微型變壓器，通過電感耦合進(jìn)行隔離，與光耦合器件相比，降低了功耗，提高了數(shù)據(jù)速率且增強(qiáng)了定時精度.但每個芯片需要為SPI四路信號分別提供四路隔離通道，同時配置四個變壓器或四對電容，且需兩路電源供電，成本較高.因此從系統(tǒng)架構(gòu)設(shè)計(jì)的角度來看，盡可能減少需要隔離的信號通道數(shù)，減少高絕緣等級器件的使用，降低成本和功耗，是設(shè)計(jì)的主要方向.

針對以上兩種隔離方案的不足，本文提出一種基于雙絞線傳輸?shù)碾姼旭詈闲蚐PI總線隔離方案并設(shè)計(jì)了一款芯片.該芯片利用電感耦合技術(shù)，采用雙絞線作為傳輸介質(zhì)，將四線SPI信號編碼成適用于單根雙絞線傳輸?shù)牟罘中盘枺∪チ怂穆犯綦x通道的設(shè)計(jì)，有效去除了共模干擾和共模噪聲，實(shí)現(xiàn)了主控器和遠(yuǎn)程受控器之間的數(shù)字式隔離通訊，保證了信號在惡劣的電氣噪聲環(huán)境中傳輸?shù)陌踩院涂煽啃?，有一定的工程?yīng)用價值.

1 設(shè)計(jì)思路

1.1 隔離方式選擇

電路隔離是將輸入和輸出兩端在物理層隔開，兩端之間沒有直接的線路，一般采用耦合的方式實(shí)現(xiàn)信號和功率的傳輸.常用的電路隔離方式有三種：光耦合、電容耦合、電感耦合.光耦合被廣泛應(yīng)用于工業(yè)網(wǎng)絡(luò)，體積小、抗干擾能力強(qiáng)[4]，但功耗大且不適用于全雙工或半雙工的通訊系統(tǒng).電容耦合是在隔離層上采用一個不斷變化的電場來傳輸信息，成本低，但采用雙絞線傳輸時，信號強(qiáng)度隨電纜長度的延伸而衰減，傳輸距離較短，且不能提供共模抑制.電感耦合根據(jù)變壓器原理，通過電感之間的電磁感應(yīng)來傳輸信號[5]，不僅能提供電氣隔離，對共模噪聲也有較好的抑制效果，能適應(yīng)10 m以上的傳輸距離.基于以上分析，為了實(shí)現(xiàn)SPI總線全雙工、長距離、高可靠通訊，芯片采用電感耦合的方式進(jìn)行隔離.

1.2 隔離方案確定

為有效濾除和隔離干擾源，防止干擾信號形成串?dāng)_，理想的方法是將使用SPI總線通信的主設(shè)備和外部設(shè)備隔開，使兩者之間無電信號聯(lián)系.本文采用如圖1所示的通信方案，發(fā)送端芯片（CHIP1）與一個微控制器或其他SPI主設(shè)備配對使用，該芯片對邏輯狀態(tài)進(jìn)行編碼，并跨越一個隔離勢壘將信號傳送至另一個芯片（CHIP2）.接收端芯片對獲得的信號進(jìn)行解碼并把總線驅(qū)動至適當(dāng)?shù)倪壿嫚顟B(tài)，其中隔離勢壘利用一個簡單的脈沖變壓器進(jìn)行橋接，以實(shí)現(xiàn)幾百伏的電壓隔離.

2 芯片的設(shè)計(jì)與實(shí)現(xiàn)

2.1 芯片的整體架構(gòu)

芯片架構(gòu)如圖2所示，主體模塊包括：編解碼模塊（Encode、Decode），邏輯控制模塊（Digital Controller），脈沖驅(qū)動器模塊（Transmitter、Receiver），檢測電路和時鐘模塊（Oscillator、PLL、CDR）.

芯片通過Encode模塊把標(biāo)準(zhǔn)的SPI信號編碼為可通過單根雙絞線傳輸?shù)牟罘中盘?，同時通過Decode模塊把差分雙絞線信號解碼為SPI信號.發(fā)送器Transmitter采用電流調(diào)節(jié)型差分驅(qū)動器結(jié)構(gòu)，接收器Receiver設(shè)計(jì)為一個具有一定差分門限的窗口比較器.無通信期間，芯片將進(jìn)入低功耗待機(jī)狀態(tài)，通過關(guān)斷部分電路以降低功耗.檢測電路監(jiān)測來自隔離通訊接口的差分信號，當(dāng)在接口引腳IP-IM上觀測到一個持續(xù)時間大于240 ns、信號幅值超過240 mV的差分信號時，檢測電路會發(fā)送喚醒信號，把整個芯片從待機(jī)狀態(tài)中喚醒.為了能夠準(zhǔn)確接收數(shù)據(jù)，芯片內(nèi)部集成了全數(shù)字時鐘恢復(fù)電路（all-digital clock and data recovery circuit， CDR），利用CDR從同步信號中恢復(fù)出時鐘用于解碼.

2.2 主要模塊設(shè)計(jì)

2.2.1 編解碼模塊

SPI總線是由摩托羅拉公司開發(fā)的全雙工同步串行總線，可連接1個主設(shè)備和1個或多個從設(shè)備，主設(shè)備啟動一個與從設(shè)備的同步通信，從而完成數(shù)據(jù)的交換[6].SPI通信采用單獨(dú)的四根信號線（CS、SCK、MOSI、MISO）來傳送數(shù)據(jù)及同步時鐘.其中CS表示片選信號，用于選擇并激活從設(shè)備，由SPI主設(shè)備驅(qū)動輸出.SCK表示同步時鐘信號，用來同步主從設(shè)備的數(shù)據(jù)傳輸.MOSI為數(shù)據(jù)輸入信號，MISO為數(shù)據(jù)輸出信號.由引言可知，常見的SPI總線隔離方案中，無論是傳統(tǒng)的光耦合隔離器件還是ADI公司推出的ADuM系列器件都需要為每一路SPI信號單獨(dú)設(shè)計(jì)一路隔離通道，復(fù)雜度高，成本較高.本文采用“平衡”雙線（兩條線都不接地）技術(shù)，通過脈沖的寬度、極性和時序?qū)PI信號的不同狀態(tài)進(jìn)行編碼，將四路SPI信號編碼成對稱的信號用雙線發(fā)送，這樣當(dāng)存在共模干擾時，由于平衡傳輸?shù)膬蓚€端子上受到的干擾信號數(shù)值相差不多且極性相反，干擾信號在平衡傳輸?shù)呢?fù)載上可以相互抵消，提高了抗共模干擾的能力，同時無需單獨(dú)設(shè)計(jì)四路隔離通道，簡化了電路的復(fù)雜性，節(jié)約了成本.

數(shù)據(jù)傳輸?shù)姆绞接泻芏喾N，光耦合器通過LED的點(diǎn)亮與熄滅表示邏輯電平的高低，ADI的數(shù)字隔離器通過將信號上升沿和下降沿編碼為雙脈沖和單脈沖來驅(qū)動變壓器[7].本文結(jié)合雙絞線傳輸差分信號的特點(diǎn)，給出了一種改進(jìn)的編解碼方案.由于變壓器不能傳輸直流信號和低頻信號，可以將信號編碼成脈沖形式，而且脈沖寬度越短，功耗越低[8].基于以上分析，芯片將有效信號定義為對稱的脈沖對，同時芯片中發(fā)送器可產(chǎn)生三種電壓電平：+VA、0 V、-VA（VA為模擬驅(qū)動的差分信號幅度），其中一個+1脈沖對定義為一個+VA脈沖和一個跟隨其后的-VA脈沖.一個-1脈沖對定義為一個-VA脈沖和一個跟隨其后的+VA脈沖.為了豐富信號類型，定義電平長度為300 ns（150 ns+150 ns）的脈沖對為長脈沖，電平長度100 ns（50 ns+50 ns）的脈沖對為短脈沖.通過脈沖寬度和極性的不同組合，產(chǎn)生四種有效信號形式.其中長脈沖用于發(fā)送CS信號，短脈沖用于發(fā)送數(shù)據(jù)MOSI/MISO以及相應(yīng)的SCK下降沿信號，且該芯片可檢測源于SPI主控器的5種通信事件，具體如表1所示.同時接收端按表2的對應(yīng)規(guī)則在其輸出端口上重構(gòu)SPI信號，具體的通信時序圖如圖3所示.

2.2.2 脈沖驅(qū)動器模塊

IP和IM引腳負(fù)責(zé)發(fā)送和接收SPI脈沖.發(fā)送器采用一個電流調(diào)節(jié)型驅(qū)動器以確立脈沖幅度，如圖4所示.電壓幅度由驅(qū)動電流IB和等效阻性負(fù)載（電纜特征阻抗和終端電阻器RM）決定.輸出驅(qū)動器把輸出端IP和IM的共模和峰值擺幅調(diào)節(jié)至正確的電平，從而可提供寬廣的輸出幅度范圍和相當(dāng)平坦的增益.當(dāng)不執(zhí)行發(fā)送操作時，輸出分壓器利用一對35 kΩ電阻將IP和IM保持在靠近片內(nèi)電壓源.這個弱偏置網(wǎng)絡(luò)可把輸出保持在其期望工作點(diǎn)的附近而不會給電纜施加很大的負(fù)載，從而能夠在不影響信號幅度的情況下并聯(lián)多個隔離芯片.

2.2.3 時鐘模塊

芯片的時鐘模塊包括主晶體振蕩器、PLL環(huán)路和CDR等.10 MHz的主晶體振蕩器用來提供系統(tǒng)時鐘，同時為PLL提供低頻的參考時鐘來產(chǎn)生高頻的內(nèi)部時鐘信號，既可以減少系統(tǒng)中的電磁干擾，又可以降低增設(shè)額外振蕩器的成本開銷.同時在隔離通訊中，由于傳輸介質(zhì)的限制，很難給接收端提供額外的參考時鐘，為了使發(fā)送端芯片和接收端芯片實(shí)現(xiàn)時鐘頻率、相位的統(tǒng)一協(xié)調(diào)，即實(shí)現(xiàn)時鐘同步，芯片采用CDR來保證數(shù)據(jù)傳輸?shù)目煽啃?CDR整體架構(gòu)如圖5所示，主要由雙模式鑒頻鑒相器（dual-mode phase and frequency detector，PFD）、基于二進(jìn)制搜索算法（Binary search）的數(shù)字狀態(tài)機(jī)（Machine）和數(shù)控振蕩器（digitally-controlled oscillator，DCO）以及分頻器（Divider）組成.

本設(shè)計(jì)在參考文獻(xiàn)[9]的基礎(chǔ)上采用一款符合需求的雙模式鑒頻鑒相器，如圖6所示.同步時鐘信號到來時，PFD采用二進(jìn)制鑒頻鑒相器（bang-bang phase and frequency detector，bang-bang PFD）進(jìn)行鑒頻，在每個時鐘沿對信號（data）和振蕩器輸出（clk_dco）進(jìn)行比較，將輸入的相位信息量化為一比特二元相位信號.為實(shí)現(xiàn)定相器的準(zhǔn)確采樣，提高精度，避免觸發(fā)器進(jìn)入亞穩(wěn)態(tài)，將PFD的輸出通過時間放大器（Time Amplifier）充分放大.當(dāng)輸入相位誤差較小時，即電路完成頻率鎖定后，PFD切換到亞歷山大鑒相器（Alexander phase detector，Alexander PD）進(jìn)行鑒相，采用en進(jìn)行模式選擇.

數(shù)字狀態(tài)機(jī)是時鐘數(shù)據(jù)恢復(fù)電路的控制單元，它根據(jù)PFD輸出的相位情況調(diào)節(jié)DCO的控制字.為加快鎖定進(jìn)程，采用一種改進(jìn)的二進(jìn)制快速搜索算法.文獻(xiàn)[10]中提出的二進(jìn)制搜索算法采用計(jì)數(shù)器結(jié)構(gòu)，計(jì)若干周期后檢測相位情況，根據(jù)頻率控制字調(diào)整步長.本文取消了計(jì)數(shù)器結(jié)構(gòu)，如圖7所示.在每個時鐘周期根據(jù)相位信息調(diào)整控制字，當(dāng)相位極性發(fā)生變化時，頻率控制字取當(dāng)前值（fcw）和上一次相位極性發(fā)生變化時記錄的控制字（fcw_p）的平均值，以此快速地向目標(biāo)值逼近.與文獻(xiàn)[10]中的搜索算法相比，結(jié)構(gòu)簡單，且每次控制字調(diào)整都發(fā)生在相位極性變化時刻，初始相位誤差基本為零.

DCO性能直接決定了CDR的輸出范圍、抖動程度等，功耗占到CDR電路的50%以上[11]，是CDR中最重要的模塊之一.芯片采用粗調(diào)與精調(diào)相結(jié)合的三級數(shù)控環(huán)形振蕩器，粗調(diào)級采用雙路輸出的路徑選擇型結(jié)構(gòu)[12]，兩級精調(diào)級采用多級插值電路結(jié)構(gòu)[13]，通過級聯(lián)結(jié)構(gòu)兼顧工作范圍和頻率分辨率.

對CDR進(jìn)行仿真驗(yàn)證，得到該CDR鎖定頻率范圍為18 MHz～80 MHz，可在10 s左右完成頻率鎖定，且在接收隨機(jī)數(shù)據(jù)信號時，輸出峰峰抖動為137.13 ps，RMS抖動為32.29 ps，顯示出良好的抖動抑制效果，供電電壓下整體功耗為1.279 mW@40 MHz.

3 測試結(jié)果與分析

芯片采用GSMC 0.18 μm CMOS標(biāo)準(zhǔn)工藝實(shí)現(xiàn)，整體面積為1.33 mm×1.45 mm，照片和測試板如圖8所示.為了獲得最佳的電磁兼容性，測試芯片使用了帶中心抽頭和共模扼流圈的變壓器（采用Halo制造商生產(chǎn)的TG110-AE050N5LF），變壓器中心抽頭采用一個27 pF電容器進(jìn)行旁路，有助于衰減共模信號，并將變壓器布設(shè)在靠近SPI電纜連接器的地方.考慮到變壓器漏抗和雙絞線線纜會對信號幅度造成衰減，該芯片將驅(qū)動電流IB和接收器的比較門限電壓都設(shè)計(jì)為可調(diào)的，當(dāng)通信距離較長時，應(yīng)增加驅(qū)動電流，則IP、IM兩端的脈沖幅度會相應(yīng)地增加.同時，采用的TG110-AE050N5LF型變壓器具有350 μH的磁化電感和1∶1的匝數(shù)比，可以保證最大限度地減少變壓器的插入損耗，從而減弱對信號的影響.測試系統(tǒng)如圖9示：Altera Stratix IIIFPGA開發(fā)板產(chǎn)生標(biāo)準(zhǔn)SPI信號加載到一號主端芯片的接收端，經(jīng)雙絞線傳輸給二號從端芯片，二號芯片將解碼輸出的SPI信號又傳回至FPGA中，與發(fā)送的SPI信號進(jìn)行誤碼檢測，并將誤碼個數(shù)在PC上顯示出來.

圖10為主從通訊芯片在SCK速率為1 Mbps、雙絞線長度為1 m時的測試波形.圖中A、B分別表示主端CS下降沿、CS上升沿編碼為IP/IM上的長-1脈沖、長+1脈沖，經(jīng)雙絞線傳輸?shù)竭_(dá)從端芯片并解碼為從端CS下降沿和CS上升沿；C表示主端SCK上升沿采樣MOSI信息并編碼為IP/IM上的短-1或短+1脈沖，從端進(jìn)行相應(yīng)的解碼；D表示從端SCK下降沿采樣MISO信息并反饋回主端芯片，從而實(shí)現(xiàn)SPI的全雙工通訊.經(jīng)過測試，整個環(huán)路的誤碼率可達(dá)10-9，并且符合表1和表2的設(shè)計(jì)指標(biāo).

繼續(xù)增加雙絞線的長度進(jìn)行測試，在保證誤碼率小于10-9的情況下，SPI通信速率與雙絞線長度的關(guān)系如圖11示.在通信速率為1 Mbps下，雙絞線最長可達(dá)10 m；隨著電纜長度增加，通信速率下降，支持的最大電纜長度可達(dá)50 m.

表3給出了本設(shè)計(jì)與常見的SPI總線隔離方法的對比.其顯著特點(diǎn)是摒棄傳統(tǒng)SPI總線隔離方案，采用一種改進(jìn)的編解碼方案將四路SPI信號編碼成兩路差分信號，無需四路隔離通道，無需外配四個隔離器件，簡化了電路設(shè)計(jì)，降低了成本，同時采用雙絞線傳輸差分脈沖，提高了抗干擾的能力.

4 結(jié) 論

為實(shí)現(xiàn)SPI總線隔離，研究了現(xiàn)有的兩種隔離方案的特點(diǎn)，在電感耦合理論基礎(chǔ)上采用了一種基于變壓器耦合傳輸?shù)母綦x方案并設(shè)計(jì)了一款芯片.芯片采用單根雙絞線作為傳輸介質(zhì)，通過一個小型的低成本變壓器實(shí)現(xiàn)信號的耦合傳輸.測試結(jié)果表明，芯片可實(shí)現(xiàn)1 Mbps的通訊速率，誤碼率小于10-9，支持的最大電纜長度可達(dá)50 m，在5 V的工作電壓下，芯片在正常工作模式下電路功耗為31.92 mW，無通訊期間，芯片在低功耗模式下工作電流小于10 μA，達(dá)到預(yù)期效果.該芯片提供了一種實(shí)現(xiàn)方式簡單且性能穩(wěn)定的標(biāo)準(zhǔn)SPI設(shè)備遠(yuǎn)程通訊方法，是一種低成本、高可靠和結(jié)構(gòu)優(yōu)化的遠(yuǎn)程控制解決方案，可應(yīng)用于高可靠性的汽車總線系統(tǒng)中.

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