許義寶，胡永兵，陳慶然

(安徽大學(xué) 計(jì)算智能與信號(hào)處理教育部重點(diǎn)實(shí)驗(yàn)室,安徽 合肥 230601)

0 引 言

隨著經(jīng)濟(jì)的快速發(fā)展，工業(yè)在國(guó)民經(jīng)濟(jì)中所占的比重大幅增加，對(duì)石油的需求量也是與日俱增[1]。由于管道運(yùn)輸石油具有運(yùn)輸量大、經(jīng)濟(jì)、安全、可靠等優(yōu)點(diǎn)[2]，因此現(xiàn)代工業(yè)運(yùn)輸石油較多采用管道運(yùn)輸?shù)姆绞?。然而，早期的輸油管線運(yùn)行狀態(tài)數(shù)據(jù)采集主要是通過人工巡檢抄表方式完成，效率低下且實(shí)時(shí)性差，無(wú)法達(dá)到對(duì)管線狀態(tài)的實(shí)時(shí)監(jiān)測(cè)[3]，存在一定的局限性。與傳統(tǒng)的以電信號(hào)為媒介的傳輸網(wǎng)絡(luò)相比，光纖傳輸[4]具有傳輸容量大、傳輸損耗小、重量輕、不怕電磁干擾等優(yōu)點(diǎn)。相比于單片機(jī)[5]，F(xiàn)PGA[6]運(yùn)行速度快，I/O資源豐富；FPGA內(nèi)部各模塊并行運(yùn)行，有處理更復(fù)雜功能的能力；電路的改動(dòng)通過修改代碼即可完成，具有很強(qiáng)的靈活性。

文中提出一種基于FPGA的多節(jié)點(diǎn)串聯(lián)光纖傳輸系統(tǒng)，對(duì)輸油管線各監(jiān)測(cè)節(jié)點(diǎn)的流量、壓力及溫度等數(shù)據(jù)信息進(jìn)行采集、匯總并將數(shù)據(jù)傳輸至遠(yuǎn)程監(jiān)測(cè)中心，從而實(shí)現(xiàn)對(duì)管線運(yùn)行狀態(tài)的實(shí)時(shí)監(jiān)測(cè)，克服了早期輸油管線運(yùn)行狀態(tài)數(shù)據(jù)采集過于依靠人力的弊端，減小了輸油管線運(yùn)行狀態(tài)監(jiān)測(cè)的成本。

1 系統(tǒng)總體方案

輸油管道中流量、壓力及溫度等數(shù)據(jù)是需要監(jiān)測(cè)的重要信息[7]，輸油管線每間隔一段距離便會(huì)布置一個(gè)監(jiān)測(cè)節(jié)點(diǎn)，即數(shù)據(jù)采集設(shè)備。文中通過對(duì)每個(gè)數(shù)據(jù)采集設(shè)備配套一個(gè)對(duì)應(yīng)地址的節(jié)點(diǎn)設(shè)備用以完成對(duì)本節(jié)點(diǎn)數(shù)據(jù)的采集，再通過多個(gè)節(jié)點(diǎn)設(shè)備的串聯(lián)，實(shí)現(xiàn)了多個(gè)節(jié)點(diǎn)的數(shù)據(jù)采集。系統(tǒng)總體方案示意圖如圖1所示。

圖1 系統(tǒng)總體方案示意圖

2 系統(tǒng)硬件設(shè)計(jì)

系統(tǒng)中節(jié)點(diǎn)設(shè)備的硬件電路設(shè)計(jì)主要包括FPGA選型、外圍電路設(shè)計(jì)，外部存儲(chǔ)模塊設(shè)計(jì)以及光電轉(zhuǎn)換模塊設(shè)計(jì)，節(jié)點(diǎn)設(shè)備的硬件原理框圖如圖2所示。

圖2 節(jié)點(diǎn)設(shè)備硬件原理框圖

該設(shè)計(jì)中選用的FPGA芯片型號(hào)為EP1C6T144 C8，器件邏輯資源豐富，擁有5 980個(gè)邏輯單元(LE)，2個(gè)PLL，片內(nèi)存儲(chǔ)器達(dá)到92 160 bit，最多104個(gè)用戶I/O[8]。FPGA外圍電路設(shè)計(jì)主要包括：FPGA配置下載電路以及FPGA電源電路。該設(shè)計(jì)采用了AS和JTAG[9]兩種下載配置方式。FPGA電源電路采用AMS1117-1.5線性穩(wěn)壓器將外部輸入的3.3 V電壓轉(zhuǎn)換為1.5 V的FPGA所需內(nèi)核電壓[10]。由于FPGA的內(nèi)部RAM資源有限，同時(shí)還要存儲(chǔ)編碼數(shù)據(jù)，因此采用外部RAM進(jìn)行數(shù)據(jù)存儲(chǔ)，選用IDT公司芯片IDT70V05，3.3 V、32 k×8 bit異步高速雙端口靜態(tài)RAM。光電轉(zhuǎn)換模塊接口電平標(biāo)準(zhǔn)為CML/LVPECL，最高支持2.5 Gbit/s傳輸速率。光發(fā)射部分，單模光纖，中心波長(zhǎng)1 550 nm；光接收部分，接收靈敏度高，波長(zhǎng)響應(yīng)范圍1 100～1 650 nm。

3 FPGA程序設(shè)計(jì)

FPGA程序設(shè)計(jì)是系統(tǒng)的核心。該設(shè)計(jì)中使用Verilog HDL[11]語(yǔ)言采用自上而下[12]的設(shè)計(jì)方法，頂層模塊包含有上級(jí)輸入數(shù)據(jù)接收緩存模塊、本節(jié)點(diǎn)數(shù)據(jù)源接收緩存模塊和本級(jí)數(shù)據(jù)輸出模塊三大部分，各功能模塊在Altera公司的Quartus II 13.0軟件下采用Verilog HDL語(yǔ)言設(shè)計(jì)完成，并在Modelsim軟件下編寫Testbentch[13]進(jìn)行仿真測(cè)試。系統(tǒng)程序模塊框圖如圖3所示。

圖3 系統(tǒng)程序模塊框圖

3.1 通信協(xié)議與數(shù)據(jù)校驗(yàn)

對(duì)于節(jié)點(diǎn)設(shè)備，有兩路數(shù)據(jù)通信，分別為節(jié)點(diǎn)設(shè)備與節(jié)點(diǎn)設(shè)備、節(jié)點(diǎn)設(shè)備與數(shù)據(jù)采集設(shè)備。單字節(jié)的傳輸協(xié)議采用的是RS-232C標(biāo)準(zhǔn)[14]，兩路數(shù)據(jù)通信采用的是自定義通信協(xié)議，數(shù)據(jù)校驗(yàn)[15]采用校驗(yàn)和[16]算法，數(shù)據(jù)幀格式定義如圖4所示。

圖4 數(shù)據(jù)幀格式定義

節(jié)點(diǎn)設(shè)備與采集設(shè)備間通信數(shù)據(jù)幀的第一個(gè)字節(jié)為幀頭，接下來是三個(gè)字節(jié)的數(shù)據(jù)，即為采集設(shè)備需要傳輸給節(jié)點(diǎn)設(shè)備的數(shù)據(jù)信息，最后一個(gè)字節(jié)是數(shù)據(jù)幀的幀校驗(yàn)字節(jié)。節(jié)點(diǎn)設(shè)備與節(jié)點(diǎn)設(shè)備間的通信數(shù)據(jù)幀長(zhǎng)度與系統(tǒng)預(yù)期設(shè)計(jì)的節(jié)點(diǎn)數(shù)有關(guān)，節(jié)點(diǎn)數(shù)目越多，數(shù)據(jù)幀長(zhǎng)度越長(zhǎng)。以三節(jié)點(diǎn)系統(tǒng)為例，數(shù)據(jù)幀的第一個(gè)字節(jié)為幀頭，接下來每連續(xù)三字節(jié)分別是采集設(shè)備1、采集設(shè)備2和采集設(shè)備3數(shù)據(jù)的存放位置，共占九個(gè)字節(jié)長(zhǎng)度，最后一個(gè)為幀校驗(yàn)字節(jié)。

3.2 數(shù)據(jù)接收緩存

節(jié)點(diǎn)設(shè)備接收兩路數(shù)據(jù)，F(xiàn)PGA程序中的上級(jí)輸入數(shù)據(jù)接收緩存模塊將來自上級(jí)節(jié)點(diǎn)設(shè)備的數(shù)據(jù)幀接收緩存于RAM中，本節(jié)點(diǎn)數(shù)據(jù)源接收緩存模塊將自本級(jí)數(shù)據(jù)采集設(shè)備的數(shù)據(jù)幀接收緩存于數(shù)據(jù)寄存器中。兩個(gè)模塊工作原理類似，以上級(jí)輸入數(shù)據(jù)接收緩存模塊為例，其程序流程圖如圖5所示。

圖5 上級(jí)輸入數(shù)據(jù)接收緩存模塊程序流程

圖5中的data表示UART模塊收到的字節(jié)數(shù)據(jù)；n表示從幀頭開始接緩存的字節(jié)個(gè)數(shù)；L表示數(shù)據(jù)幀的長(zhǎng)度；check表示幀校驗(yàn)字節(jié)，隨著接收字節(jié)的增加而更新，一幀字節(jié)接收完成后，通過其值判斷緩存的數(shù)據(jù)幀是否有效；address表示數(shù)據(jù)存儲(chǔ)于RAM中的地址，其數(shù)值會(huì)隨著接收字節(jié)個(gè)數(shù)對(duì)應(yīng)自增；Data_WR_Done是數(shù)據(jù)幀緩存完成且有效的指示信號(hào)，下級(jí)數(shù)據(jù)協(xié)議合并處理模塊通過檢測(cè)其上升沿來觸發(fā)工作。

3.3 數(shù)據(jù)協(xié)議處理

節(jié)點(diǎn)設(shè)備接收兩路數(shù)據(jù)，上級(jí)輸入數(shù)據(jù)接收緩存模塊將來自上級(jí)節(jié)點(diǎn)設(shè)備的數(shù)據(jù)幀接收緩存于RAM中，若一幀有效數(shù)據(jù)幀接收緩存完成，則數(shù)據(jù)有效指示信號(hào)2變?yōu)楦唠娖讲⒈３忠粋€(gè)時(shí)鐘周期；本節(jié)點(diǎn)數(shù)據(jù)源接收緩存模塊將自本級(jí)數(shù)據(jù)采集設(shè)備的數(shù)據(jù)幀接收緩存于數(shù)據(jù)寄存器中，若一幀有效數(shù)據(jù)幀接收緩存完成，則數(shù)據(jù)有效指示信號(hào)1變?yōu)楦唠娖讲⒈３忠粋€(gè)時(shí)鐘周期。

當(dāng)檢測(cè)到數(shù)據(jù)有效指示信號(hào)2產(chǎn)生上升沿時(shí)，觸發(fā)本級(jí)數(shù)據(jù)輸出模塊工作，首先發(fā)送幀頭字節(jié)，接著逐個(gè)地址讀取緩存于RAM中的數(shù)據(jù)并發(fā)送，當(dāng)?shù)竭_(dá)本節(jié)點(diǎn)號(hào)對(duì)應(yīng)地址位置時(shí)，不讀取RAM中數(shù)據(jù)，而是判斷數(shù)據(jù)有效指示信號(hào)1是否為高電平，若為高電平，則將寄存器中緩存的數(shù)據(jù)放于對(duì)應(yīng)位置發(fā)送出去，若為低電平，則對(duì)應(yīng)位置發(fā)送三個(gè)字節(jié)00H，代表為空，最后發(fā)送幀校驗(yàn)字節(jié)，幀校驗(yàn)字節(jié)是由幀頭和數(shù)據(jù)字節(jié)計(jì)算出的和校驗(yàn)字節(jié)；若系統(tǒng)長(zhǎng)時(shí)間未檢測(cè)到數(shù)據(jù)有效指示信號(hào)2產(chǎn)生上升沿，則系統(tǒng)設(shè)備為啟動(dòng)自動(dòng)發(fā)送數(shù)據(jù)全為00H的空數(shù)據(jù)幀，同時(shí)檢測(cè)數(shù)據(jù)有效指示信號(hào)1，若為高電平，則將寄存器中緩存的數(shù)據(jù)放于數(shù)據(jù)幀中節(jié)點(diǎn)地址對(duì)應(yīng)數(shù)據(jù)位置，為低電平，則對(duì)應(yīng)位置數(shù)據(jù)不變，均為00H，代表為空。如此保證了串聯(lián)的數(shù)據(jù)傳輸系統(tǒng)不會(huì)因某兩個(gè)節(jié)點(diǎn)間通信的斷開而停止工作。

4 系統(tǒng)測(cè)試

系統(tǒng)運(yùn)行測(cè)試如圖6所示。搭建一個(gè)三節(jié)點(diǎn)的系統(tǒng)進(jìn)行功能測(cè)試，用三個(gè)AVR-Mega16A最小系統(tǒng)板來模擬數(shù)據(jù)采集設(shè)備0、1和2，數(shù)據(jù)采集設(shè)備發(fā)送數(shù)據(jù)的波特率為9 600 bit/s，節(jié)點(diǎn)設(shè)備與節(jié)點(diǎn)設(shè)備間波特率設(shè)置為115 200 bit/s，將節(jié)點(diǎn)設(shè)備2的輸出用RS232模塊連接至PC觀察具體數(shù)值。測(cè)試結(jié)果表明，系統(tǒng)運(yùn)行正常，節(jié)點(diǎn)設(shè)備與節(jié)點(diǎn)設(shè)備間通信正常，數(shù)據(jù)經(jīng)光纖傳輸準(zhǔn)確無(wú)誤。

圖6 系統(tǒng)運(yùn)行測(cè)試圖

5 結(jié)束語(yǔ)

設(shè)計(jì)實(shí)現(xiàn)了一種多節(jié)點(diǎn)的數(shù)據(jù)采集傳輸系統(tǒng)。系統(tǒng)能夠完成輸油管線各監(jiān)測(cè)節(jié)點(diǎn)流量、壓力及溫度等數(shù)據(jù)信息采集的自動(dòng)化和信息化，進(jìn)而實(shí)現(xiàn)對(duì)輸油管線運(yùn)行狀態(tài)的實(shí)時(shí)監(jiān)測(cè)，克服了早期數(shù)據(jù)采集過于依靠人力的弊端，減小了輸油管線運(yùn)行狀態(tài)監(jiān)測(cè)的成本，提高了數(shù)據(jù)采集的穩(wěn)定性和安全性。系統(tǒng)測(cè)試運(yùn)行工作穩(wěn)定，能夠?qū)崿F(xiàn)預(yù)期設(shè)計(jì)的功能。

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