趙 信，潘天鍥,王 飆

(上海高性能集成電路設(shè)計(jì)中心,上海 210000)

1 引言

由于全數(shù)字鎖相環(huán)ADPLL(All Digital Phase Locked Loop)擁有較高的集成度、靈活的可配置性、快速的工藝移植特性，可以解決模擬電路電壓裕度不足、無源器件面積過大、抗噪聲能力不強(qiáng)、鎖定速度慢以及工藝可移植性差等瓶頸問題，所以從全數(shù)字鎖相環(huán)提出之日起，就受到了廣泛的關(guān)注和研究。在全數(shù)字鎖相環(huán)系統(tǒng)中最重要的模塊就是數(shù)控振蕩器DCO(Digitally Controlled Oscillator)。數(shù)控振蕩器用來產(chǎn)生高頻時(shí)鐘，本文提出一種改進(jìn)的環(huán)形數(shù)控振蕩器結(jié)構(gòu)，具有頻率范圍大、抗噪聲能力強(qiáng)、抖動(dòng)小、可調(diào)節(jié)分辨率高等優(yōu)點(diǎn)，適用于先進(jìn)工藝下高性能SOC(System On Chip)應(yīng)用。

目前在公開發(fā)表的文章中已有一些基于標(biāo)準(zhǔn)單元設(shè)計(jì)數(shù)控振蕩器的研究。文獻(xiàn)[1]中采用了粗調(diào)和精調(diào)兩級(jí)結(jié)構(gòu)，粗調(diào)通過調(diào)整反相器級(jí)數(shù)來調(diào)節(jié)振蕩頻率，精調(diào)部分分為兩級(jí)，分別采用增加單極反相器的電流和增加反相器的負(fù)載來調(diào)整反相器的延時(shí)。文獻(xiàn)[2]的方法類似，粗調(diào)同樣采用反相器鏈結(jié)構(gòu)，通過調(diào)節(jié)反相器的個(gè)數(shù)來調(diào)節(jié)DCO頻率。在精調(diào)部分采用了或與非OAI(Or And Inverter)和與或非AOI(And Or Inverter)邏輯門器件，通過控制信號(hào)來控制OAI和AOI器件的延時(shí)，但該方法調(diào)節(jié)線性度較差。文獻(xiàn)[3]中粗調(diào)部分采用了與門來代替反相器鏈，增加了使能信號(hào)來降低功耗，在精調(diào)部分采用三級(jí)級(jí)聯(lián)的模式。該方法解決了線性度的問題，但是路徑選擇上使用了選擇器(MUX)，這樣選擇路徑的延時(shí)較大，降低了DCO的頻率范圍。文獻(xiàn)[4]采用了級(jí)聯(lián)(Cascaded)延時(shí)單元結(jié)構(gòu)，該方法可以降低面積及功耗，但是需要定制延遲單元，實(shí)現(xiàn)方法相對于基于標(biāo)準(zhǔn)單元庫的方法要復(fù)雜。

本文提出了一種改進(jìn)的DCO結(jié)構(gòu)，采用粗調(diào)、中調(diào)和精調(diào)級(jí)聯(lián)的結(jié)構(gòu)，粗調(diào)通過選擇延時(shí)單元的數(shù)量確定頻率范圍，中調(diào)通過改變單極延時(shí)單元的電流來調(diào)節(jié)延時(shí)，精調(diào)則是通過改變單極延時(shí)單元的負(fù)載來調(diào)節(jié)延時(shí)。為了提高調(diào)節(jié)精度的線性度，在中調(diào)和精調(diào)部分做了改進(jìn)，采用了分組控制和驅(qū)動(dòng)倍數(shù)遞增的方法。每一級(jí)的調(diào)節(jié)范圍需要覆蓋前一級(jí)的最小調(diào)節(jié)精度，這樣可以避免出現(xiàn)頻率盲區(qū)，此結(jié)構(gòu)DCO的分辨率達(dá)到0.8 ps。

基于此DCO架構(gòu)完成了一款新的全數(shù)字鎖相環(huán)系統(tǒng)設(shè)計(jì)，該系統(tǒng)完全采用標(biāo)準(zhǔn)數(shù)字單元庫實(shí)現(xiàn)，在2.6 GHz振蕩頻率下，系統(tǒng)抖動(dòng)小于2 ps，滿足高性能SOC對時(shí)鐘低抖動(dòng)的需求。

2 數(shù)控振蕩器結(jié)構(gòu)

數(shù)控振蕩器用來產(chǎn)生高頻時(shí)鐘，其中最為重要的兩個(gè)指標(biāo)就是調(diào)節(jié)精度和頻率范圍，通常這兩個(gè)性能指標(biāo)需要平衡設(shè)計(jì)。本設(shè)計(jì)采用粗調(diào)、中調(diào)和細(xì)調(diào)的三級(jí)調(diào)節(jié)機(jī)制，頻率范圍由粗調(diào)確定，中調(diào)和細(xì)調(diào)在小的頻率范圍內(nèi)微調(diào)直到系統(tǒng)鎖定，在保證調(diào)節(jié)范圍的前提下提高了調(diào)節(jié)精度。該DCO結(jié)構(gòu)如圖1所示。

Figure 1 DCO structure圖1 DCO結(jié)構(gòu)

如圖1所示，粗調(diào)、中調(diào)和精調(diào)部件組成了一個(gè)環(huán)形振蕩器。需要保證DCO的輸出與環(huán)路的輸入信號(hào)的相位相差180度，這里采用與非門作為復(fù)位邏輯，其它邏輯部分都采用正相邏輯，可以保證滿足起振條件。

2.1 粗調(diào)

粗調(diào)部分通過選擇延時(shí)鏈中延時(shí)單元的數(shù)目來確定頻率范圍，該部分主要設(shè)計(jì)難點(diǎn)是如何實(shí)現(xiàn)寬的頻率范圍。要覆蓋更高的振蕩頻率，就需要減小延時(shí)鏈上的固有延時(shí)。固有延時(shí)在粗調(diào)、中調(diào)和精調(diào)中都會(huì)存在。

本文提出的架構(gòu)在文獻(xiàn)[3]的基礎(chǔ)上進(jìn)行了改進(jìn)，一是將延時(shí)單元改用buffer代替與門，二是采用三態(tài)buffer代替了MUX，可以大大減小延時(shí)鏈中的固有傳輸延時(shí)，擴(kuò)大DCO的頻率范圍。其結(jié)構(gòu)如圖2所示。

Figure 2 Coarse part structure圖2 粗調(diào)部分結(jié)構(gòu)

如圖2所示，反相器延時(shí)鏈采用兩級(jí)選擇結(jié)構(gòu)。第一級(jí)選擇8個(gè)segmental中的一個(gè)，每個(gè)segmental中包含8個(gè)buffer組成的延遲鏈，第二級(jí)選擇一個(gè)buffer作為輸出。這樣一共有64條通路可供選擇。在先進(jìn)工藝下實(shí)現(xiàn)了該結(jié)構(gòu)，粗調(diào)調(diào)節(jié)精度約為13 ps，那么總的延時(shí)最大為800 ps，加上兩級(jí)三態(tài)buffer作為固有延時(shí)。總的粗調(diào)仿真結(jié)果如圖3所示。

Figure 3 Coarse part simulation圖3 粗調(diào)仿真

從圖3可以看出，粗調(diào)部分有很好的線性度，固有延時(shí)約為50 ps。粗調(diào)部分為64選1，所以需要6位地址信號(hào)，高三位作為第一級(jí)選擇地址，低三位作為第二級(jí)選擇地址。粗調(diào)部分調(diào)整完畢后基本確定系統(tǒng)的頻率范圍，該輸出信號(hào)會(huì)送入到中調(diào)和精調(diào)部分進(jìn)行精確調(diào)整。粗調(diào)部分決定了DCO的動(dòng)態(tài)范圍，精調(diào)部分決定了DCO的精度。

2.2 中調(diào)和精調(diào)

中調(diào)采用調(diào)節(jié)單極電流的方法調(diào)節(jié)單極延時(shí)單元延時(shí)，精調(diào)采用調(diào)節(jié)單極負(fù)載的方法調(diào)節(jié)單極延時(shí)單元延時(shí)。中調(diào)和精調(diào)結(jié)構(gòu)如圖4所示。

Figure 4 Medium and fine part structure圖4 中調(diào)與精調(diào)結(jié)構(gòu)

如圖4所示，中調(diào)利用三態(tài)buffer與延時(shí)鏈上的buffer并聯(lián)，通過調(diào)節(jié)三態(tài)buffer的開關(guān)來調(diào)節(jié)延時(shí)單元的電流，從而調(diào)節(jié)單極延時(shí)，為了覆蓋粗調(diào)的最小調(diào)節(jié)精度，考慮到工藝偏差和工作環(huán)境的影響，本級(jí)可調(diào)節(jié)的范圍應(yīng)大于粗調(diào)的最小調(diào)節(jié)精度，這里使用8級(jí)調(diào)節(jié)。

通過控制字Mon[N-1:0]控制8個(gè)三態(tài)buffer的開關(guān)，從而改變了不同狀態(tài)下的單極電流，單極的延時(shí)也會(huì)隨之變化。這里將8個(gè)三態(tài)buffer分成了兩組，每組4個(gè)，分別控制兩個(gè)延時(shí)單元。這是因?yàn)殡S著并聯(lián)的三態(tài)buffer的數(shù)量增加，單極延時(shí)調(diào)節(jié)的線性度會(huì)下降，所以分成兩組來增加線性度。同樣，出于線性度的考慮，三態(tài)buffer會(huì)采用不同的驅(qū)動(dòng)，三態(tài)buffer開關(guān)狀態(tài)在改變電流的同時(shí)，對負(fù)載也有一定影響，所以具體的驅(qū)動(dòng)倍數(shù)由仿真確定。中調(diào)和精調(diào)仿真結(jié)果如圖5所示。

Figure 5 Medium and fine part simulation圖5 中調(diào)和精調(diào)仿真

從圖5a仿真結(jié)果可以得到標(biāo)準(zhǔn)工藝下中調(diào)單極的調(diào)節(jié)精度約為3 ps,并保持了很好的線性度；同時(shí)，覆蓋范圍達(dá)到27 ps，可以充分覆蓋粗調(diào)的最小調(diào)節(jié)精度。

精調(diào)是利用調(diào)節(jié)單極延時(shí)單元的負(fù)載來調(diào)節(jié)單極延時(shí)，負(fù)載采用或非門實(shí)現(xiàn)，或非門的一端連在延時(shí)鏈上的buffer輸出端，另一端連接控制字?？刂谱衷诖蜷_和關(guān)閉狀態(tài)下的負(fù)載不同，則延時(shí)單位的延時(shí)大小不同，利用這個(gè)微小的差異可以將分辨率進(jìn)一步提高。本級(jí)采用8級(jí)調(diào)節(jié)，每級(jí)的平均延時(shí)為0.8 ps，8級(jí)調(diào)節(jié)可以覆蓋到上一級(jí)最小調(diào)節(jié)精度,仿真波形如圖5b所示。從仿真波形上看，調(diào)節(jié)的線性度很好，每級(jí)調(diào)節(jié)的精度約為0.8 ps，最大覆蓋范圍達(dá)6.2 ps。隨著或非門打開數(shù)目的增加，單極buffer延時(shí)的調(diào)節(jié)線性度會(huì)變差，所以精調(diào)部分同樣分為兩組，同時(shí)通過調(diào)節(jié)或非門的驅(qū)動(dòng)倍數(shù)來調(diào)節(jié)線性度?？紤]到工藝、電壓和溫度的影響，該級(jí)調(diào)節(jié)范圍留出了充分的余量來覆蓋中調(diào)的最小調(diào)節(jié)精度。

3 DCO整體仿真

DCO控制字共有12位，粗調(diào)部分6位地址，中調(diào)和精調(diào)部分各3位地址。產(chǎn)生時(shí)鐘周期的公式如式(1)所示：

TDCO=TC+TM+TF+TD

(1)

其中,TDCO為DCO的周期;TC為粗調(diào)部分延時(shí);TM為中調(diào)部分延時(shí);TF為精調(diào)部分延時(shí);TD為DCO固有延時(shí)，即DCO環(huán)路中復(fù)位電路和選擇電路等必要電路的延時(shí)。每一級(jí)延時(shí)如下:

TC=KCNTWC+DC

(2)

TM=KMNTWM+DM

(3)

TF=KFNTWF+DF

(4)

其中,KC、KM和KF分別為粗調(diào)、中調(diào)和精調(diào)的調(diào)節(jié)精度，NTWC、NTWM和NTWF分別為粗調(diào)、中調(diào)和精調(diào)的控制字，DC、DM和DF分別為粗調(diào)、中調(diào)和精調(diào)的固有延時(shí)。

按照圖1所示的DCO結(jié)構(gòu)，用門級(jí)電路實(shí)現(xiàn)了DCO設(shè)計(jì)，整個(gè)設(shè)計(jì)全部基于數(shù)字單元庫實(shí)現(xiàn)。整個(gè)DCO頻率仿真和精度比較如圖6所示。

Figure 6 DCO simulation and resolution 圖6 DCO整體頻率仿真及精度比較

從圖6a可以看出,粗調(diào)部分已基本確定了DCO的振蕩頻率，中調(diào)和精調(diào)部分則在小范圍內(nèi)進(jìn)一步調(diào)整振蕩頻率。最高振蕩頻率可達(dá)到2.6 GHz，最低振蕩頻率為500 MHz。表1為三級(jí)調(diào)節(jié)的調(diào)節(jié)精度和頻率范圍仿真結(jié)果。

Table 1 Resolution and frequency range

在先進(jìn)工藝下實(shí)現(xiàn)了此DCO，面積為0.001 mm2,功耗為0.05 mW。版圖如圖7所示。

Figure 7 DCO layout圖7 DCO版圖

DCO與對比結(jié)構(gòu)的性能比較如表2所示,可以看到在調(diào)節(jié)精度、面積和功耗上，本文提出的結(jié)構(gòu)有很大的優(yōu)勢。其中，NA代表Not Available。

Table 2 Performance comparison

4 ADPLL整體結(jié)構(gòu)及仿真

基于此DCO設(shè)計(jì)了全新的ADPLL系統(tǒng)，系統(tǒng)結(jié)構(gòu)如圖8所示。

Figure 8 ADPLL structure圖8 ADPLL系統(tǒng)架構(gòu)

整個(gè)ADPLL的系統(tǒng)同步時(shí)鐘CKR是由Retiming FREF模塊產(chǎn)生的。Reference Phase Accumulator和Variable Phase Accumulator將分別對FREF和CKV(DCO的輸出)的整數(shù)部分相位進(jìn)行累加，Reference Phase Accumulator在每個(gè)FREF周期累加FCW，F(xiàn)CW即為倍頻的倍數(shù)，Variable Phase Accumulator在每個(gè)CKV周期累加1。FREF與CKV之間的小數(shù)部分相位差則由TDC和DCO Period Normalization來估算。PD將Reference Phase Accumulator和Variable Phase Accumulator的計(jì)數(shù)值相減，然后與TDC的輸出相加，便得到了FREF和CKV的相位差。相位差通過Loop Filter濾波之后送給DCO Gain Normalization來消除工藝、電壓和溫度對環(huán)路增益的影響，將得到的控制字送給DCO，用于產(chǎn)生高頻時(shí)鐘。

ADPLL系統(tǒng)由Verilog代碼實(shí)現(xiàn)，其中DCO和TDC部分采用門級(jí)設(shè)計(jì)，其它模塊采用RTL級(jí)代碼實(shí)現(xiàn)。整體時(shí)域仿真波形如圖9a所示，以系統(tǒng)鎖定在2.6 GHz的振蕩頻率為例。從圖9a可以看出,粗調(diào)、中調(diào)和精調(diào)三個(gè)調(diào)節(jié)階段依次打開，每一階段結(jié)束自動(dòng)鎖存控制字，與此同時(shí)系統(tǒng)部分模塊進(jìn)行復(fù)位，到鎖定狀態(tài)下，系統(tǒng)處于精調(diào)模式。

Figure 9 Noise and jitter analysis圖9 噪聲分析及抖動(dòng)分析

圖9b為此PLL相位噪聲分析，圖9a為系統(tǒng)輸出時(shí)鐘周期分析，可以看出TDC量化噪聲對于輸出噪聲的貢獻(xiàn)很小，由于DCO的精度變得很高，因此DCO的量化噪聲對于輸出相位噪聲的貢獻(xiàn)也很小，經(jīng)仿真ADPLL整體的抖動(dòng)小于2 ps，功耗約10 mW,可以滿足高性能SOC的應(yīng)用需求。

5 結(jié)束語

本文提出了一款全新的DCO結(jié)構(gòu)，基于全數(shù)字標(biāo)準(zhǔn)單元庫設(shè)計(jì)實(shí)現(xiàn)，采用粗調(diào)、中調(diào)和精調(diào)級(jí)聯(lián)的調(diào)節(jié)機(jī)制，在保證寬頻率范圍的要求下，提高了頻率精度并加快鎖定速度。在先進(jìn)工藝下實(shí)現(xiàn)了此數(shù)控振蕩器，DCO周期調(diào)節(jié)精度達(dá)到0.8 ps?；诖薉CO設(shè)計(jì)了全數(shù)字鎖相環(huán)，抖動(dòng)性能達(dá)到2 ps，滿足高性能SOC應(yīng)用需求。

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