張繪 王艷濤

摘要

針對(duì)傳統(tǒng)模擬鑒相中存在的器件一致性低導(dǎo)致的信號(hào)正交性差且易受環(huán)境影響等現(xiàn)象，本文提出了一種基于FPGA的高頻數(shù)字鑒相技術(shù)，并通過硬件板卡驗(yàn)證了該技術(shù)的有效性。實(shí)驗(yàn)結(jié)果表明該技術(shù)有很大的工程可實(shí)現(xiàn)性。

【關(guān)鍵詞】帶通采樣 高頻數(shù)字鑒相 多相低通濾波

1 引言

寬帶探測(cè)系統(tǒng)可以很好的利用大帶寬信號(hào)提供的更加豐富的目標(biāo)信息和高分辨率，一般用與SAR/ISAR成像等應(yīng)用，是實(shí)現(xiàn)成像雷達(dá)的關(guān)鍵技術(shù)。但是由于大帶寬的影響，整個(gè)接收通道的設(shè)計(jì)十分困難，采用射頻直采可有效簡(jiǎn)化接收通道的設(shè)計(jì)難度，靈活性更大，是實(shí)現(xiàn)數(shù)字接收機(jī)的關(guān)鍵技術(shù)。同時(shí)鑒相質(zhì)量直接決定了后續(xù)算法的結(jié)果質(zhì)量，對(duì)系統(tǒng)指標(biāo)十分關(guān)鍵。

本文提出了一種基于FPGA的通用高頻數(shù)字鑒相技術(shù)，采用數(shù)字信號(hào)處理的方法進(jìn)行鑒相，提高處理精度。該技術(shù)將射頻信號(hào)直接經(jīng)過AD采樣后得到高頻的數(shù)字信號(hào)，然后通過FPGA進(jìn)行高頻數(shù)字鑒相得到用于后端信號(hào)處理的I/Q信號(hào)，相對(duì)于傳統(tǒng)的鑒相方法，減輕了前端模擬處理對(duì)性能的影響，并且更符合軟件無線電技術(shù)的發(fā)展趨勢(shì)。

2 高頻數(shù)字鑒相

如圖1所示，高頻數(shù)字鑒相的處理流程如下：將AD采樣得到的數(shù)字信號(hào)傳送到FPGA中，在此過程中，對(duì)數(shù)據(jù)進(jìn)行了擴(kuò)位降速處理;通過Matlab設(shè)計(jì)生成用于在FPGA中實(shí)現(xiàn)濾波器的系數(shù)進(jìn)行濾波，由于數(shù)據(jù)量過大，進(jìn)行帶通濾波時(shí)采用了多路并行處理的方法;將Mattab中設(shè)計(jì)的正余弦信號(hào)存入到FPGA的塊RAM中，運(yùn)用讀取出的本振信號(hào)與帶通濾波后的信號(hào)相乘實(shí)現(xiàn)變頻;在多相低通濾波的過程中選擇對(duì)固定的相位進(jìn)行濾波處理來達(dá)到數(shù)據(jù)降速的目的，濾波之后的結(jié)果就是PQ路數(shù)字信號(hào)。

2.1 高頻AD采樣

根據(jù)帶通采樣得知采樣頻率應(yīng)滿足以下兩個(gè)關(guān)系式

其中B為被采樣帶通信號(hào)的帶寬，本文中為130MHz;F_c為被采樣帶通信號(hào)的中心頻率，本文中為1.29GHz;m為滿足（公式1）和（公式2）的任意正整數(shù);F_s為采樣頻率，根據(jù)（公式1）和（公式2），本文中采用960MHz。

根據(jù)采樣定理，采樣前后的頻譜示意圖如圖2所示。

2.2 帶通濾波

根據(jù)將信號(hào)混頻至零載頻的需求，只需對(duì)靠近零頻率的帶通采樣結(jié)果進(jìn)行下變頻就可以實(shí)現(xiàn)，所以用中心頻率330MHz、帶寬130MHz的帶通濾波器對(duì)前端的帶通采樣結(jié)果進(jìn)行濾波處理。如圖3所示。

2.3 數(shù)字下混頻/鑒相

對(duì)濾取出來的結(jié)果進(jìn)行下變頻以及鑒相最終得到I/Q路數(shù)字信號(hào)。如圖4所示。

本次試驗(yàn)中參數(shù)設(shè)置分別為：

3 硬件實(shí)現(xiàn)

硬件實(shí)現(xiàn)過程的FPGA程序開發(fā)使用XELINX公司的ISE13.2硬件開發(fā)工具，F(xiàn)PGA選擇的是XC5VLX95T芯片，采用VHDL語言編程的方式實(shí)現(xiàn)，系統(tǒng)的采樣率為960MHz、輸入AD采樣的模擬中頻信號(hào)為1290MHz，帶寬為130MHz。

3.1 數(shù)據(jù)傳輸

將AD采樣得到的數(shù)字信號(hào)采用JESD204B傳輸協(xié)議傳送到FPGA中。在此過程中，AD采樣得到的數(shù)字信號(hào)數(shù)據(jù)率為960MHz，而FPGA的系統(tǒng)時(shí)鐘為120MHz，為了滿足FPGA的系統(tǒng)時(shí)鐘的要求，首先通過FPGA內(nèi)部FIFO對(duì)數(shù)據(jù)進(jìn)行了擴(kuò)位降速處理，即FIFO的輸入?yún)⒖紩r(shí)鐘為960MHz、輸入數(shù)據(jù)位寬為14位，輸出參考時(shí)鐘為120MHz、輸出數(shù)據(jù)位寬為112位。

3.2 帶通濾波

在本文硬件實(shí)現(xiàn)過程中，通過Matlab設(shè)計(jì)生成用于在FPGA中實(shí)現(xiàn)濾波的系數(shù)文件，該濾波器為16階的帶通濾波器，濾波器的中心頻率為330MHz，帶寬為130MHz。

為了同時(shí)滿足960MHz的數(shù)據(jù)率和120MHz的系統(tǒng)時(shí)鐘，在FPGA中進(jìn)行帶通濾波時(shí)采用多路并行處理的方法，即生成16路乘法通道，一個(gè)系統(tǒng)時(shí)鐘下完成16次乘法運(yùn)算。

3.3 數(shù)字下變頻/鑒相

在硬件實(shí)現(xiàn)過程中，數(shù)字下變頻采用的數(shù)字本振信號(hào)是由Matlab產(chǎn)生的正余弦信號(hào)，存入FPGA的BlockRAM中。其中正信號(hào)的頻率為330MHz。通過Matlab設(shè)計(jì)生成用于在FPGA中實(shí)現(xiàn)多相低通濾波器的系數(shù)文件，該濾波器是32階的低通濾波器，帶寬為75MHz。

將FPGA中存儲(chǔ)的本振信號(hào)與帶通濾波后的信號(hào)相乘實(shí)現(xiàn)變頻，其過程如圖5所示，在此過程中采用了多路并行處理的方法。

在該硬件實(shí)現(xiàn)過程中考慮到系統(tǒng)時(shí)鐘是120MHz，采樣率是960MHz的問題，在濾波的過程中選擇對(duì)固定的相位進(jìn)行濾波處理來達(dá)到數(shù)據(jù)降速的目的。

3.4 試驗(yàn)結(jié)果

本文中通過信號(hào)源給AD板卡提供信號(hào)和時(shí)鐘，信號(hào)帶寬130MHz，中心頻率1.29GHz，采樣頻率為960MHz，最終通過FPGA中Chipscope采集鑒相結(jié)果如圖6所示，其中紅色和藍(lán)色分別為鑒相后的兩路信號(hào)。

4 結(jié)束語

本文主要介紹了一種基于FPGA的高頻數(shù)字鑒相技術(shù)的實(shí)現(xiàn)方法，結(jié)合FPGA的實(shí)現(xiàn)特點(diǎn)完成了頻譜的搬移和相位的鑒別，采用了并行處理的方式降低了數(shù)據(jù)率并提高了處理的實(shí)時(shí)性，通過多相濾波的高效結(jié)構(gòu)減少了運(yùn)算量，節(jié)省了大量的FPGA資源，并經(jīng)過實(shí)際硬件測(cè)試證明，該技術(shù)的FPGA實(shí)現(xiàn)運(yùn)行狀態(tài)穩(wěn)定可靠，具有工程可實(shí)現(xiàn)性。