劉文佳 徐光輝 陳業(yè)偉

摘要 本文設計了一種基于OpenVPX的數(shù)字陣列雷達信號處理平臺，并在基于此平臺提出了具有擴展性的雷達數(shù)字處理算法工程實現(xiàn)方法。

【關鍵詞】ADC DBF雷達信號處理 Open VPX

現(xiàn)代戰(zhàn)場環(huán)境下，雷達體制日益多樣化，與傳統(tǒng)的模擬相控陣雷達相比，數(shù)字陣列雷達具有動態(tài)范圍大、多波束調度靈活、抗干擾能力強、易實現(xiàn)寬帶寬角掃描、結構體積更緊湊等諸多優(yōu)點。

一般模擬相控陣雷達只有和通道、方位差通道、俯仰差通道三路接收通道，而數(shù)字陣列雷達則有大量接收通道，要求數(shù)字處理系統(tǒng)擁有多通道ADC采樣以及數(shù)字下變頻的能力。另外多個接收通道經(jīng)過數(shù)字波束形成處理后需要進行同時多波束處理，信號處理運算量是傳統(tǒng)單波束雷達的數(shù)倍。基于VPX標準的信號處理平臺具備強大的信號處理、數(shù)據(jù)處理能力，以及I/O能力和高性能網(wǎng)絡交換能力，適用于數(shù)字陣列雷達。

1 0pen VPX概述

Open VPX（ VITA65）是在VPX（ VITA46）的基礎上，專門針對軍用、航天等高可靠應用領域的行業(yè)標準，由美國國防部組織28家大公司聯(lián)合制定，于2010年初發(fā)布。該標準是目前最新、最先進的專業(yè)技術標準之一，也是面向軍工、航天的高性能、高可靠的計算機體系標準。Open VPX總線標準提高了背板帶寬、集成了更多的I/O、拓展了格式布局更適用于數(shù)字陣列雷達信號處理的高密度運算和大寬帶數(shù)據(jù)傳輸。

2 陣列雷達信號處理系統(tǒng)功能

如圖1所示，整個數(shù)字陣列雷達分為天線陣列、模擬射頻系統(tǒng)、數(shù)字陣列雷達信號處理平臺、綜合處理系統(tǒng)、顯示控制系統(tǒng)組成。本文介紹的數(shù)字陣列雷達信號處理平臺實現(xiàn)了從中頻回波數(shù)據(jù)輸入到目標點跡輸出的數(shù)字處理功能。具體包括中頻ADC、數(shù)字波束形成和雷達信號處理三大功能。

3 平臺設計

3.1 整體方案

數(shù)字陣列雷達信號處理平臺為基于OpenVPX的6U組合。如圖2所示，平臺以RapidIO總線為數(shù)據(jù)通路，PCIe總線為控制通路，串接了多種功能模塊。整個平臺有5種VPX模塊，其中FPGA處理模塊和DSP處理模塊為平臺主要的處理節(jié)點，承擔著從中頻采樣到信號處理的所有運算處理任務;CPU控制模塊為平臺的控制中心;數(shù)字信號的輸出由光纖接口模塊負責。

數(shù)字陣列雷達信號處理平臺處理流程如下：中頻雷達回波從FPGA處理模塊輸入，信號的帶通采樣、數(shù)字下變頻處理由此類型模塊負責。另外，通過Rapid 10總線進行數(shù)據(jù)交換，多個FPGA處理模塊協(xié)同工作，完成數(shù)字波束形成功能。數(shù)字波束形成處理后產(chǎn)生多個波束，分別送往各個DSP處理模塊進行后續(xù)包括脈沖壓縮、雜波圖處理、恒虛警檢測等雷達信號處理功能。每個DSP處理模塊可處理兩個和差波束，各個DSP處理模塊并行處理，處理結果送往光纖接口模塊進行數(shù)據(jù)匯總和打包。

3.2 FPGA處理模塊

FPGA處理模塊用于高速實時計算，具備高速的互聯(lián)接口以及強大的計算能力，滿足VPX全交換結構協(xié)議規(guī)范。FPGA處理模塊是一種標準6U板卡，以三片高性能FPGA為處理核心，板載大容量QDR SRAM，適合于多種高速信號采集與處理、高速總線接口相關的嵌入式計算應用。FPGA選用FFVA1517封裝XILINX Kintex UltraScale器件，根據(jù)需求可選配相同封裝不同規(guī)格FPGA。

為了提高平臺集成度，使平臺支持更多通道中頻回波輸入，每個FPGA處理模塊支持安裝一塊雙寬FMC ADC子卡，每個ADC子卡支持32通道ADC，最高轉換速率為125MSPS，分辨率為16bits。雙寬尺寸的FMC子卡寬度為13 9mm，可擺放器件的長度不超過80mm。在如此緊湊的空間內(nèi)實現(xiàn)32通道的ADC，必須選用更小的ADC芯片。平臺內(nèi)的雙寬ADC子卡板載8片支持JESD204B接口的4通道ADC芯片，采用JESD204B的ADC芯片由于采用了高速串行總線進行數(shù)據(jù)輸出，芯片管腳較少，與傳統(tǒng)ADC芯片相比體積跟小。

圖3是基于FPGA處理模塊的64通道數(shù)字波束形成工程實現(xiàn)框圖。整個處理流程使用了兩個FPGA處理模塊。每個FPGA處理模式上的雙寬FMC ADC子卡實現(xiàn)32通道中頻采樣，與ADC子卡通過JESD204B接口連接的兩個FPGA分別實現(xiàn)16通道的數(shù)字下變頻運算和16通道的通道校正運算。FPGA處理模塊1的第三片F(xiàn)PGA用于自適應權系數(shù)計算，F(xiàn)PGA處理模塊2的第三片F(xiàn)PGA則進行64通道數(shù)字波束形成處理，并把合成后的波束數(shù)據(jù)送往DSP處理模塊。兩個模塊之間的通信采用Rapid IO協(xié)議。

3.3 DSP處理模塊

DSP處理模塊硬件框圖如圖4。板載4片TI TMS320C6678八核DSP處理器，4片TMS320C6678的理論處理能力為640GFLOPS;每片DSP外擴8GB DDR3SDRAM內(nèi)存。4片DSP通過Rapid IO交換芯片實現(xiàn)數(shù)據(jù)互聯(lián);通過PCIe交換芯片實現(xiàn)控制信號互聯(lián)。

雷達探測距離內(nèi)一個完整脈沖回波的數(shù)據(jù)在FPGA處理模塊中打包通過Rapid IO數(shù)據(jù)鏈路送往DSP?；夭〝?shù)據(jù)包容量是根據(jù)雷達工作狀態(tài)時變的，當雷達波束探測遠距離目標時，回波數(shù)據(jù)容量十分可觀;而雷達處于跟蹤近距離目標時，回波數(shù)據(jù)包雖然容量小，但發(fā)送頻率較高。為了兼容雷達不同工作方式，且充分利用硬件資源，DSP處理模塊采用數(shù)據(jù)分段處理的方式。如圖4所示，每兩片DSP芯片實現(xiàn)單波束雷達信號處理功能。輸入雷達回波數(shù)據(jù)分別送往DSP1和DSP2的核O。DSP1核O僅接收數(shù)據(jù)包的前半部分;DSP2核O僅接收數(shù)據(jù)包的后半部分。兩片DSP的核O負責把收到的數(shù)據(jù)分別等分為7個數(shù)據(jù)段送往核1到核7。每片DSP的核l到核7運行相同的雷達信號處理程序，處理結果送往各自核O匯總。兩片DSP的核O通過Hyperlink接口進行互聯(lián)，最終形成波束1的點跡數(shù)據(jù)。

4 結束語

此基于Open VPX的數(shù)字陣列雷達信號處理平臺基于通用化、標準化、模塊化思想設計。多種高速信號處理模塊、交換模塊、電源模塊，基于全交換技術實現(xiàn)機箱內(nèi)系統(tǒng)互聯(lián)以實現(xiàn)對信號處理系統(tǒng)硬件的快速搭建;提供對高速信號處理模塊的圖形化、模型化開發(fā)工具和基礎算法庫，提供顯示控制模塊的腳本化開發(fā)工具以對信號處理系統(tǒng)邏輯和軟件的高效開發(fā)。基于此平臺的雷達數(shù)字處理算法具有良好的擴展性，例如圖4所示的基于DSP模塊的雷達信號處理算法架構可以基本程序結構不改變的前提下調整為采用更多的DSP芯片處理單一波束回波數(shù)據(jù)，以增加處理速度或者增加處理算法。

參考文獻

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