田 雪,倪 明,施華君,凌幸華

(中國電子科技集團公司第三十二所,上海 201808)

目前,發(fā)展天地一體化、搶占天基網(wǎng)絡化信息競爭制高點成為各大國的又一次戰(zhàn)略機遇.天地一體化信息網(wǎng)絡是以天基傳輸網(wǎng)絡、地面?zhèn)鬏斁W(wǎng)絡和天基信息服務為核心構成的網(wǎng)絡,其中載荷技術是天基網(wǎng)絡中研究重點之一[1-2].然而,目前我國衛(wèi)星的數(shù)據(jù)處理能力差,衛(wèi)星與衛(wèi)星之間無法通信和協(xié)同工作,針對上述需要以及為實現(xiàn)星上獨立實時存儲、處理和傳輸數(shù)據(jù)的能力,提出了天基網(wǎng)絡化通用服務平臺的概念.天基網(wǎng)絡化通用服務平臺以“標準化、模塊化、軟件化”設計理念為指導,采用低成本、商業(yè)貨架式產(chǎn)品,可兼容現(xiàn)役衛(wèi)星平臺,以板卡的形式安裝在目標衛(wèi)星上,具有自主運行和管理的能力,以及智能化的狀態(tài)信息獲取、儲存、處理和分發(fā)能力,達到對空間資產(chǎn)的實時管控、空間資源的高效利用[3].

1 功能與對外關系

1.1 主要功能

(1)信息采集:具備信息采集能力,可連接衛(wèi)星平臺星務系統(tǒng)和載荷管控系統(tǒng),獲取平臺及載荷的狀態(tài)監(jiān)控信息.

(2)組網(wǎng)聯(lián)通:具備自組網(wǎng)能力,可接入天基網(wǎng)絡管理分中心,支持專題信息發(fā)送和管控信息接收.

(3)處理與存儲:具備信息處理和存儲能力,支持狀態(tài)監(jiān)控、管理控制和任務規(guī)劃等計算需求,未來根據(jù)應用需求可支持載荷管控及星務計算等能力.

(4)管理控制與任務規(guī)劃:具備對宿主星的管理控制能力,接收天基網(wǎng)絡管理分中心的任務指令,生成任務規(guī)劃信息并執(zhí)行運行管控.

1.2 對外關系

如圖1所示,天基網(wǎng)絡化通用服務平臺兼容現(xiàn)有衛(wèi)星平臺與載荷,具有網(wǎng)絡、處理、存儲能力,可連接載荷管控計算機和星務計算機獲取狀態(tài)控制信息并能與其協(xié)同處理,提供面向天基物聯(lián)網(wǎng)應用的互聯(lián)互通、智能感知、按需服務等能力.

圖1 對外關系

2 初步方案設計

2.1 硬件架構

硬件架構如圖2所示,服務平臺主要由存儲模塊、通用處理模塊、網(wǎng)絡通信模塊、接口匹配模塊組成,針對接口兼容需求,提供基于軟件定義的方法設計擴展接口.

圖2 硬件架構

通用服務平臺硬件模塊:

(1)網(wǎng)絡通信模塊:提供衛(wèi)星平臺、空間站等天基資源的互聯(lián)、互通.

(2)通用處理模塊:基于低功耗的通用處理器進行設計,提供高性能的處理、計算能力.

(3)存儲模塊:基于Flash存儲陣列進行設計,具備單粒子翻轉檢測控制能力.

(4)接口匹配模塊:根據(jù)天基電子系統(tǒng)接口需求,靈活擴展通信接口.

為實現(xiàn)所需功能,需要外接Flash和DDR3器件,以及在芯片的可編程邏輯(PL)部分設計所需的接口總線,最終設計成一個3U的VPX模塊,基本的硬件模塊原理圖如圖3所示.

2.2 芯片選型

天基網(wǎng)絡化通用服務平臺是面向應用、技術密集、高度集成化的一個硬件模塊,選用低電壓、高主頻、低功耗、微封裝的ARM和FPGA才能夠滿足本系統(tǒng)功能和性能指標需求.基于高集成度通用芯片設計,完成微小衛(wèi)星中低軌應用.因此,在該硬件設計中,芯片選用Xilinx的ZYNQ-7000系列開發(fā)板進行搭建和實現(xiàn)的,ZYNQ-7000分離了處理器和FPGA系統(tǒng),搭載的雙核ARM A9處理器同時結合了工程上最新的28 nm工藝制程的可編程邏輯器件,使其相較之前的FPGA,占用空間更小,靜態(tài)功耗降低多達50%,系統(tǒng)性能提升多達50%,容量提升2倍.同時,采用ARM和FPGA結合的方式,既具備了ARM的操作系統(tǒng)可嵌入性,又具備了FPGA的接口可拓展性.因此,相較于單FPGA結構,ARM+FPGA的異構結構具有更高的性能.這樣的結構也為在星上發(fā)展異構加速提供了基礎,例如異構多核SoC實現(xiàn)對SAR雷達信號的處理[4].ZYNQ-7000芯片內部模塊如圖4所示.

與傳統(tǒng)CPU+FPGA的雙芯片結構不同,ZYNQ-7000是一個以處理器為中心的器件,它將處理器和可編程邏輯集成到一個芯片內,每款器件都是基于處理器的系統(tǒng),能夠通過可訪問的可編程邏輯重設時即可啟動操作系統(tǒng)[5].系統(tǒng)架構師和嵌入式軟件開發(fā)人員可以通過串行 (基于 ARM處理器)和并行 (基于FPGA)處理相結合的方式,滿足各種日趨復雜的高性能應用需求,同時可以利用其高度集成的優(yōu)勢大大降低成本和功耗,并縮小產(chǎn)品尺寸.這樣異構的結構使得該平臺在實現(xiàn)計算、存儲以及通信功能后易于實現(xiàn)為載荷計算提供協(xié)同處理的能力.

圖3 硬件模塊原理圖

3 存儲模塊

(1)Flash存儲器,在沒有電流供應的條件下也能夠長久地保存數(shù)據(jù),其存儲特性相當于硬盤,這項特性使得Flash成為各類便攜式數(shù)字設備的存儲介質[6].

Zynq-7000中具有的靜態(tài)存儲控制器可以作為NAND Flash控制器.NAND Flash接口模式如下:

1)ONFI標準1.0.

2)可連接高達1 GB的設備.

3)單一片選有8/16-bit的IO寬度.

4)具有16-word讀寫數(shù)據(jù)的FIFO.

5)具有8-word命令的FIFO.

6)可編程IO循環(huán)時間.

7)具有軟件協(xié)助的1-bit ECC.

8)具有異步存儲操作模式[7].

(2)DDR3存儲器,屬于SDRAM,具有8 bit的預取設計,采用點對點的拓撲架構,以減輕地址/命令與控制總線的負擔;采用100 nm一下的生產(chǎn)工藝,將工作電壓降至1.5 V,增加異步重置與ZQ校準功能[8].

Zynq-7000中具有動態(tài)存儲控制器可以作為DDR3控制器.多協(xié)議的DDR存儲控制器可以被配置成提供16-bit或32-bit寬度的通道連接到一個單一等級配置的8-bit、16-bit或32-bit DRAM存儲器的1 GB地址空間.ECC在16-bit總線模式下被支持.該DDR存儲控制器是多端口且使得處理系統(tǒng)(PS)和可編程邏輯(PL)通過共享通道訪問一個共同的內存,因此DDR控制器具有四個AXI從端口來實現(xiàn)該目的.

1)一個64-bit端口通過二級高速緩存控制器用于ARM CPU.

2)兩個64-bit端口用于PL.

3)一個64-bit AXI端口通過中央互聯(lián)被所有其他AXI主端口共享[7].

為滿足指標要求即存儲能力不小于2 GB,選用MT41K512M16器件2片,這是因為MT41K512M16為16-bit DDR3,有行數(shù)64 K、列數(shù)1 K和8個bank,所以一個MT41K512M16的內存容量為512 M*2 Byte=1 GB,故為達到2 GB的容量要求,需要有2個MT41K512M16.

圖4 芯片內部模塊圖

4 接口匹配模塊

SoC芯片采用的是Xilinx的Zynq-7000內部集成了接口匹配模塊所需的CAN總線、PCI總線、LVDS、RS-422以及千兆以太網(wǎng).由于要實現(xiàn)接口的兼容,實現(xiàn)通用性,所以根據(jù)軟件的需求,還要實現(xiàn)1553B以及RapidIO總線接口,下面介紹MIL-STD-1553B總線在FPGA上的設計實現(xiàn),主要實現(xiàn)總線控制器(BT)到遠程終端(RT)的數(shù)據(jù)傳輸.

MIL-STD-1553B總線:美國軍用標準,是現(xiàn)代航天電子系統(tǒng)廣泛應用的通信總線,其數(shù)據(jù)傳輸速率可達到1 Mbps,抗干擾能力強,實時性好,主要用于電子系統(tǒng)內部的時分、指令/應答和多路傳輸.通過1553B總線可連接多達32個子系統(tǒng)(RT終端),完成各子系統(tǒng)的通信和數(shù)據(jù)交換[9].通常對于1553B總線接口的設計一般基于DDC公司的61580協(xié)議芯片完成,但只能完成協(xié)議處理部分,應用時還需要外圍的存儲器和微處理器等輔助芯片,導致成本高,功耗大,占用PCB面積大,故為了實現(xiàn)項目目標的小型化和低功耗,我們采用Zynq-7000中可編程邏輯(PL)部分實現(xiàn)整個接口核心的設計.

總線接口包括隔離變壓器、模擬收發(fā)器、曼徹斯特編解碼器和協(xié)議處理邏輯三大模塊.其中,隔離變壓器和模擬收發(fā)器完成FPGA輸出信號與總線信號之間的電平轉換,可由專用轉換芯片完成,而曼徹斯特編解碼器和1553B協(xié)議處理邏輯是接口的主要組成部分,完成數(shù)據(jù)編解碼和協(xié)議處理,通過Zynq-7000中可編程邏輯(PL)部分實現(xiàn)[10].

1553B總線信號進入接口板后,首先通過隔離變壓器進行電平轉換,使之匹配后面收發(fā)器的工作電壓.收發(fā)器再把電平轉化后1553B差分信號轉化為可識別的TTL電平[11],之后進入Zynq-7000中可編程邏輯(PL)部分完成相應處理.原理圖如圖5所示.

圖5 1553B原理圖

4.1 曼徹斯特編解碼模塊設計

4.1.1 1553B總線數(shù)據(jù)格式

1553B總線上的數(shù)據(jù)是以消息的形式調制成曼徹斯特II碼在進行傳輸?shù)?每條消息的長度最長為32個字,所有的字分為三類:命令字,數(shù)據(jù)字和狀態(tài)字.字的長度為20位,每個字的前3位是該字的同步字頭,之后的16位是有效信息位,最后的1位是奇偶校驗位,采用奇校驗.其中,只有有效信息位和奇偶校驗位在總線上是以曼徹斯特碼的形式傳輸?shù)?傳輸碼率位1 MHz,即傳輸一位用時1 μs.同步字頭占3位,其中命令字和狀態(tài)字是1.5 μs的高電平和1.5 μs的低電平,數(shù)據(jù)字是1.5 μs的低電平和1.5 μs的高電平[12].

4.1.2 編碼模塊設計

編碼模塊主要是對待發(fā)送的消息字進行曼徹斯特編碼,之后再對其并串轉換然后發(fā)送.由于在曼徹斯特編碼中,每位數(shù)據(jù)中間都有一個跳變沿,邏輯‘1’編碼表示為先高后低,邏輯‘0’編碼表示為先低后高,所以在發(fā)送數(shù)據(jù)時需要將每位數(shù)據(jù)分成兩位.為了滿足1553B總線速率為1 Mb/s的要求,要使編碼后的每一位數(shù)據(jù)占0.5 μs,因此編碼模塊需要使用2MHz時鐘來完成數(shù)據(jù)的編碼與發(fā)送.其工作過程為:

(1)同步字頭編碼,若待發(fā)送的消息字為命令字或狀態(tài)字,則同步字頭編碼為“111000”,若為數(shù)據(jù)字,則編碼為“000111”;

(2)對16位數(shù)據(jù)位和奇偶校驗位進行編碼,將邏輯‘1’編碼為“10”,邏輯‘0’編碼為“01”;

(3)最后將并行的消息字進行串行轉換,由低到高進行輸出.

關鍵Verilog代碼如下:

4.1.3 解碼模塊設計

解碼模塊主要是對接收到的數(shù)據(jù)進行曼徹斯特解碼,之后在對其進行串并轉換.解碼模塊接收數(shù)據(jù)首先收到同步頭,解碼模塊采用8 MHz的時鐘,故在檢測連續(xù)收到 12 個‘0’和 12 個‘1’或 12 個‘1’和 12 個‘0’時,就表示已經(jīng)收到了有效的同步字頭,可以進行之后的數(shù)據(jù)接收.

對于同步字頭之后的數(shù)據(jù)接收解碼,由于解碼時鐘采用8 MHz且總線上數(shù)據(jù)傳輸速率為1 Mb/s,故對接受到的數(shù)據(jù)每8位采一次樣.由于接收到的每個數(shù)據(jù)占8位,所以如果采樣在前4位,則解碼后數(shù)據(jù)值就為本次采樣數(shù)據(jù);如果采樣在后4位,則解碼后數(shù)據(jù)值為本次采樣數(shù)據(jù)取反.在對接收到的數(shù)據(jù)完成解碼后,將數(shù)據(jù)并行輸出.

關鍵Verilog代碼如下:

4.2 BC發(fā)送模塊設計

在BC模式下,每一個BC消息塊中的第一個字都是BC控制字,它不在總線上傳輸,而是包含所有BC發(fā)送數(shù)據(jù)所需要的信息.控制字之后就是BC所要發(fā)送的命令字給要接收的RT,然后是BC要發(fā)送的數(shù)據(jù)字,之后BC等待RT返回的狀態(tài)字.

在這里我使用了狀態(tài)機進行BC發(fā)送模塊任務的編寫,工作流程如下文.

(1)在空閑狀態(tài)下,當RT接收開始的信號有效,進入一個延時狀態(tài),為了之后加入檢錯重傳提供方便.

(2)之后狀態(tài)機進入命令字發(fā)送狀態(tài),這里將命令字數(shù)據(jù)賦給曼徹斯特編碼模塊進行編碼和發(fā)送,判斷發(fā)送結束標志,結束則進入數(shù)據(jù)字發(fā)送狀態(tài),未結束則重新跳轉到該狀態(tài)繼續(xù)發(fā)送命令字直到結束.

(3)在數(shù)據(jù)字發(fā)送模塊下,同樣將要發(fā)送的數(shù)據(jù)字賦給曼徹斯特編碼模塊進行編碼和發(fā)送,這里要判斷發(fā)送指定數(shù)據(jù)字的個數(shù)是否完成,若完成則進入等待狀態(tài)字的狀態(tài),未完成則重新進入該狀態(tài)繼續(xù)發(fā)送下一個指定的數(shù)據(jù)字直到完成.

(4)數(shù)據(jù)字發(fā)送完成后開始等待遠程終端返回的狀態(tài)字,當檢測到有數(shù)據(jù)返回時,開始進行曼徹斯特解碼,最后得到狀態(tài)字.

該模塊使用狀態(tài)機進行代碼編寫,狀態(tài)轉換圖如圖6所示.

圖6 狀態(tài)轉換圖

4.3 設計仿真

根據(jù)上述設計方案,編寫了相應模塊的Verilog代碼,仿真實現(xiàn)BC向RT發(fā)送數(shù)據(jù)的功能,一共發(fā)送6個數(shù)據(jù)字,采用ModelSim仿真軟件,仿真結果如圖7所示.

5 結論與展望

本文提出了一個天基網(wǎng)絡化通用服務平臺的設計概念,主要介紹了其硬件的設計方法,同時為了實現(xiàn)對接口的兼容性,介紹1553B總線控制器在Zynq-7000開發(fā)板中的PL部分的設計,實現(xiàn)了曼徹斯特編解碼,并完成其中總線控制器向遠程終端發(fā)送數(shù)據(jù)的相關模塊基本功能,但對于天基網(wǎng)絡化通用服務平臺的最終實現(xiàn),還有很長一條路要走.為滿足平臺接口的兼容性,下一步要完善1553B總線的其他模式功能以及RapidIO在FPGA中的實現(xiàn),完成平臺的硬件設計.天基網(wǎng)絡化通用服務平臺的提出,對未來我國實現(xiàn)天基信息港以及天地一體化的航天互聯(lián)網(wǎng)構想奠定了重要的基礎以及關鍵技術的突破[13,14].

圖7 仿真結果圖

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