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        連續(xù)波雷達(dá)強(qiáng)脈沖干擾剔除的算法

        2018-01-30 11:55:19宋文佳
        電子技術(shù)與軟件工程 2017年15期

        宋文佳

        摘要:本文分析了強(qiáng)干擾對(duì)連續(xù)波雷達(dá)的影響,提出了強(qiáng)干擾剔除的算法,從而消除了強(qiáng)干擾對(duì)連續(xù)波雷達(dá)目標(biāo)檢測(cè)的影響,改善了雷達(dá)的檢測(cè)性能。并通過仿真驗(yàn)證了強(qiáng)干擾剔除算法的性能,在FPGA中實(shí)現(xiàn)了該算法。

        【關(guān)鍵詞】連續(xù)波雷達(dá) 消除強(qiáng)干擾 FPGA算法

        1 引言

        線性調(diào)頻連續(xù)波雷達(dá)具有高距離分辨率、低發(fā)射功率、高接收靈敏度、結(jié)構(gòu)簡單等優(yōu)點(diǎn),不存在距離盲區(qū),具有比脈沖雷達(dá)更好的反隱身、抗背景雜波和抗干擾能力和特別適用于近距離應(yīng)用的特點(diǎn)。但是強(qiáng)脈沖干擾會(huì)污染回波信號(hào)的頻譜,將目標(biāo)信息掩埋在強(qiáng)脈沖干擾的頻譜中,不利于目標(biāo)的檢測(cè)。

        強(qiáng)脈沖對(duì)回波信號(hào)的頻譜產(chǎn)生較大影響,目標(biāo)的頻譜掩埋在脈沖頻譜中,致使出現(xiàn)假目標(biāo)或是將真目標(biāo)掩蓋,不利于真目標(biāo)的檢測(cè)。弱脈沖干擾情況下,脈沖的頻譜對(duì)回波信號(hào)的頻譜影響較小,其幅度信息比較小,對(duì)后而的目標(biāo)檢測(cè)不會(huì)產(chǎn)生影響。

        2 強(qiáng)干擾剔除算法

        2.1 分塊剔除和平均算法

        強(qiáng)干擾剔除采用剔除和平均算法,當(dāng)有較強(qiáng)的1個(gè)或是多個(gè)強(qiáng)脈沖干擾進(jìn)入時(shí),只會(huì)引起排序結(jié)果的變化,對(duì)門限的影響較小,該算法既能保證在無強(qiáng)干擾情況下不剔除目標(biāo)信息,又能確保在強(qiáng)干擾情況下獲取較為接近目標(biāo)信息的門限,較好的剔除強(qiáng)干擾。

        強(qiáng)干擾檢測(cè)方法采用峰值檢測(cè),若檢測(cè)值大于門限,則置零處理;否則,保持原值。

        2.2 滑窗剔除算法

        該算法與剔除和平均算法的不同點(diǎn)在于檢測(cè)門限的計(jì)算。剔除和平均算法門限的計(jì)算與整個(gè)調(diào)頻周期內(nèi)的回波數(shù)據(jù)有關(guān),而滑窗剔除算法的門限計(jì)算僅與窗內(nèi)的回波數(shù)據(jù)有關(guān)。

        滑窗算法的門限計(jì)算流程如下:

        (1)將一個(gè)周期內(nèi)的回波采樣數(shù)據(jù)取模。

        (2)將上一周期回波數(shù)據(jù)的取模后均值乘以系數(shù)A,作為固定門限。

        (3)將一個(gè)調(diào)頻周期的1024個(gè)回波數(shù)據(jù)固定門限比較。若小于門限將數(shù)據(jù)置為該值,若大于門限則保留原值。將其作為滑窗的門限計(jì)算數(shù)據(jù)。

        (4)滑窗方法計(jì)算:設(shè)置窗大小為N,取待檢測(cè)單元前N個(gè)單元取模做平均,將該均值乘以系數(shù)3作為檢測(cè)的門限。

        (5)在下一檢測(cè)單元門限計(jì)算時(shí),將該單元設(shè)置為上一周期數(shù)據(jù)取模后的均值,進(jìn)行門限的計(jì)算。

        該門限計(jì)算時(shí)的難點(diǎn)在于:一是固定門限計(jì)算中A的選擇;二是滑窗檢測(cè)中乘積因子的計(jì)算。在峰值檢測(cè)中,若檢測(cè)單元大于門限,將該檢測(cè)單元置零,否則保留原值。

        3 算法MATLAB仿真分析

        圖1、圖2為強(qiáng)脈沖干擾情況下,目標(biāo)時(shí)域回波信號(hào)經(jīng)過剔除和平均算法前后的頻譜圖,可以看出,經(jīng)過剔除和平均算法后,強(qiáng)脈沖干擾被剔除。

        4 FPGA實(shí)現(xiàn)

        根據(jù)強(qiáng)干擾剔除的算法,在FPGA平臺(tái)上實(shí)現(xiàn),選用Stratix II系列的EP2S60F672C5芯片,資源利用情況如圖3所示。

        FPGA仿真結(jié)果顯示,在無脈沖干擾的情況下,經(jīng)過強(qiáng)干擾剔除后,有用的目標(biāo)信息得以保留,該算法適用于無強(qiáng)脈沖干擾情況。在強(qiáng)脈沖干擾的情況下,脈沖干擾被剔除,有利于目標(biāo)的檢測(cè)。設(shè)計(jì)結(jié)果與MATLAB仿真完全一致,達(dá)到了預(yù)期的要求。

        5 結(jié)論

        強(qiáng)脈沖對(duì)連續(xù)波雷達(dá)的干擾,會(huì)污染雷達(dá)的頻譜,不利于雷達(dá)的信號(hào)檢測(cè)。本文提供了強(qiáng)干擾剔除的算法,并驗(yàn)證了算法的有效性。

        參考文獻(xiàn)

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        [3]苗樹立,LFMCW雷達(dá)信號(hào)處理方法及實(shí)現(xiàn)研究[D],成都:電子科技大學(xué)電子工學(xué)院.2004.

        [4]王金明,楊吉斌,數(shù)字系統(tǒng)設(shè)計(jì)與VerilogHDL [M].北京:電子工業(yè)出版社.2002.endprint

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