李濤，吳瓊之，孫林，彭程飛

（北京理工大學(xué)信息與電子學(xué)院，北京100081）

相控陣?yán)走_(dá)技術(shù)開始應(yīng)用于地球高層大氣探測始于上世紀(jì)80年代[1]。經(jīng)過近三十年的發(fā)展，隨著理論研究的逐漸成熟，以相控陣為基礎(chǔ)的高頻相干散射雷達(dá)被廣泛應(yīng)用于地球高層大氣及電離層等離子體特性的研究。其中具有代表性的是“超級雙子極光雷達(dá)網(wǎng)（Super Dual Auroral Radar Network）”，該系統(tǒng)在對全球電離層觀測過程中取得相當(dāng)成就[2-5]。

用于電離層觀測的相控陣?yán)走_(dá)一般天線系統(tǒng)尺寸龐大，造價(jià)高昂，并且普遍架設(shè)于極端環(huán)境（高緯度極寒地區(qū)）。同時(shí)，為了科學(xué)研究的需要，雷達(dá)的工作模式和信號處理方法需要不斷調(diào)整和改進(jìn)。這決定了雷達(dá)的數(shù)字處理系統(tǒng)應(yīng)具備高度集成化、高穩(wěn)定性、低成本以及靈活易調(diào)試等特點(diǎn)。在對早期雷達(dá)數(shù)字系統(tǒng)充分調(diào)研的基礎(chǔ)上，提出一種以FPGA為核心，軟硬件全模塊化的雷達(dá)信號處理及控制系統(tǒng)。

1 高頻相干散射雷達(dá)系統(tǒng)簡介

一套典型的用于電離層觀測的高頻相干散射雷達(dá)系統(tǒng)配備16套由水平極化天線組成的主天線陣列，同時(shí)配備由4套同樣的天線組成的副天線陣列[6]。主副天線陣均呈均勻線陣排列。

雷達(dá)發(fā)射支路由數(shù)字系統(tǒng)產(chǎn)生攜帶相位信息的發(fā)射波形，經(jīng)T/R組件完成功率放大后經(jīng)天線發(fā)射；接收支路接收回波信號，經(jīng)T/R組件直接由數(shù)字系統(tǒng)A/D采樣，并在數(shù)字系統(tǒng)內(nèi)部進(jìn)行波束合成（DBF）處理。系統(tǒng)總體結(jié)構(gòu)如圖1所示。

圖1 系統(tǒng)總體結(jié)構(gòu)圖

2 雷達(dá)數(shù)字系統(tǒng)

數(shù)字系統(tǒng)控制整套雷達(dá)系統(tǒng)工作。發(fā)射模式下利用DDS技術(shù)完成原始信號生成，并根據(jù)指定波束方向?qū)υ夹盘柗取⑾辔贿M(jìn)行校正，將校正完成的多路數(shù)字信號通過DAC器件轉(zhuǎn)換為模擬電壓發(fā)送至系統(tǒng)模擬部分。接收模式下利用高速ADC器件采樣多通道回波數(shù)據(jù)，利用DDS技術(shù)完成數(shù)字正交下變頻，將多路信號進(jìn)行數(shù)字波束合成處理，并將處理結(jié)果打包上傳至計(jì)算機(jī)。

雷達(dá)數(shù)字系統(tǒng)關(guān)鍵參數(shù)指標(biāo)如表1所示。

表1 雷達(dá)數(shù)字系統(tǒng)參數(shù)

2.1 參數(shù)分析

2.1.1 采樣頻率

受電離層特性影響[7]，DAC器件所播放信號頻率為8～20 MHz，依據(jù)奈奎斯特采樣定律，采樣頻率至少為信號頻率2倍。為保證DAC播放信號高信噪比，此處確定采樣率為120 MH，精度為12 bit。

ADC器件采集信號頻率范圍為8～20 MHz。為保證較為簡單的與DAC器件實(shí)現(xiàn)精確同步，確定DAC器件采樣頻率為60 MHz，兩者采樣率呈整數(shù)倍關(guān)系。

2.1.2 波束合成

20路接收信號分為主通道和輔通道兩組分別進(jìn)行波束合成（DBF）處理。DBF處理實(shí)質(zhì)是對各通道數(shù)字正交下變頻之后的復(fù)信號進(jìn)行加權(quán)（復(fù)乘）求和，從而實(shí)現(xiàn)陣列天線波束合成[8-11]。主通道需要對16路接收信號進(jìn)行并行7通道的DBF處理，7個(gè)通道按波位序列進(jìn)行循環(huán)切換，最大波位數(shù)量為100。因此需要存儲7組16×100的主通道加權(quán)矩陣。輔通道需要對4路接收信號進(jìn)行單通道DBF處理，需要緩存1組4×100的輔通道加權(quán)矩陣。加權(quán)因子使用復(fù)數(shù)形式表示，實(shí)部虛部各占16 bit，因此總數(shù)據(jù)量為46.4 kB。FPGA片上存儲資源即可滿足需求。

2.1.3 數(shù)據(jù)速率

該雷達(dá)發(fā)射波形為一種被稱為多脈沖序列的調(diào)制信號。目標(biāo)的回波信號經(jīng)AD采集后，在FPGA內(nèi)部進(jìn)行數(shù)字波束合成處理，處理結(jié)果送交數(shù)據(jù)打包模塊上傳存儲。因此每個(gè)數(shù)據(jù)包的長度取決于當(dāng)前多脈沖序列長度。

A/D以60MSps采樣后又經(jīng)過至少360倍抽取，每一路數(shù)據(jù)速率最高為166.7 kSps。該系統(tǒng)正常工作時(shí)每個(gè)多脈沖序列長度為88.8 ms，其中有1.2 ms處于非觀測狀態(tài)，處理結(jié)果為32 bit數(shù)據(jù)，可得每個(gè)多脈沖序列需要被打包的數(shù)據(jù)總量約為3.74 Mbit，平均數(shù)據(jù)速率約為42.1 Mbps。

2.2 硬件設(shè)計(jì)

數(shù)字系統(tǒng)的電路結(jié)構(gòu)如圖2所示。系統(tǒng)采用FPGA為控制核心。FPGA控制A/D芯片完成信號采集；控制D/A芯片完成信號播放；控制時(shí)鐘分發(fā)芯片生成特定頻率時(shí)鐘信號供整個(gè)系統(tǒng)使用；通過RS422串口與T/R組件完成信息交互，并發(fā)送符合時(shí)序要求的開關(guān)量信號；接收GPS信號，提取時(shí)間信息；控制PCI橋芯片，完成FPGA與計(jì)算機(jī)的數(shù)據(jù)通信；通過Flash芯片固化FPGA程序，上電自動加載；通過DDR存儲器實(shí)現(xiàn)數(shù)據(jù)緩存。

圖2 系統(tǒng)電路結(jié)構(gòu)圖

為簡化設(shè)計(jì)，將上述電路劃分為3塊功能板卡分別實(shí)現(xiàn)，分別為信號播放板、信號采集板、同步觸發(fā)板。每塊板卡均擁有單獨(dú)的FPGA控制核心。為保證在極端環(huán)境下系統(tǒng)可正常工作，采用具備高穩(wěn)定性、高耐用性的CPCI架構(gòu)整合硬件板卡。各板卡作為標(biāo)準(zhǔn)CPCI子板通過PCI總線實(shí)現(xiàn)與計(jì)算機(jī)通信。該設(shè)計(jì)在滿足環(huán)境需求的同時(shí)還具備低成本，易擴(kuò)展等優(yōu)良特性。系統(tǒng)硬件構(gòu)架模型及實(shí)物如圖3、圖4所示。

圖3 整機(jī)板級模塊組成結(jié)構(gòu)

2.2.1 信號采集與播放

信號采集板卡接收20路接收機(jī)發(fā)送的模擬信號，采用10片ADI公司AD9269雙通道ADC芯片完成模數(shù)轉(zhuǎn)換。該芯片量化精度達(dá)到16 bit，最高采樣速率可達(dá)80 Msps，這里采用60 Msps完成數(shù)據(jù)采樣。為滿足AD芯片差分輸入需求，采用Mini-Circuits公司TC1-1T型號巴倫器件完成信號單端差分轉(zhuǎn)換，后接RC低通濾波電路抑制帶外干擾。

信號播放板卡需要為發(fā)射機(jī)提供20路播放信號，采用10片ADI公司AD9116雙通道DAC芯片完成數(shù)模轉(zhuǎn)換。為節(jié)約FPGA引腳，雙通道DAC復(fù)用一組數(shù)據(jù)總線。AD9116為差分電流輸出型DAC芯片，同樣使用TC1-1T巴倫器件完成差分電流至單端電壓的轉(zhuǎn)換。為濾除DAC輸出的階梯波高頻噪聲，巴倫器件后接Mini-Circuits公司無源低通濾波器RLP-40+，該款芯片截止頻率40 MHz，20 MHz頻點(diǎn)處插損僅為0.6 dB。

圖4 數(shù)字系統(tǒng)實(shí)物

2.2.2 系統(tǒng)同步

高頻相干散射雷達(dá)作為相干系統(tǒng)，模擬系統(tǒng)與數(shù)字系統(tǒng)、數(shù)字系統(tǒng)內(nèi)部各板卡之間均需嚴(yán)格的時(shí)鐘同步。設(shè)計(jì)以低噪聲鎖相環(huán)芯片AD9520為核心的時(shí)鐘鏈路。該芯片同時(shí)具備時(shí)鐘分發(fā)能力，輸出時(shí)鐘抖動小于500 fs，滿足系統(tǒng)對于有效位數(shù)要求[12-13]。

模擬系統(tǒng)提供外部時(shí)鐘源輸入數(shù)字系統(tǒng)的時(shí)鐘分發(fā)芯片AD9520，該設(shè)計(jì)保證了模擬系統(tǒng)與數(shù)字系統(tǒng)之間同步；AD9520時(shí)鐘分發(fā)芯片輸出相位關(guān)系固定的三路時(shí)鐘分別送至DAC、ADC以及FPGA處理器，該設(shè)計(jì)保證了數(shù)字系統(tǒng)內(nèi)部的相干性。為便于調(diào)試，特地添加數(shù)字系統(tǒng)內(nèi)部時(shí)鐘源，該時(shí)鐘由高精度溫補(bǔ)晶體振蕩器產(chǎn)生。

2.2.3 數(shù)據(jù)存儲

FPGA與計(jì)算機(jī)之間通信通過PCI總線實(shí)現(xiàn)。為簡化設(shè)計(jì)，采用PLX公司PCI橋芯片PCI9054進(jìn)行內(nèi)存地址映射，只在FPGA內(nèi)控制PCI9054進(jìn)行數(shù)據(jù)傳輸。PCI9054芯片極限傳輸速率為132 MB/s，滿足系統(tǒng)最大傳輸帶寬需求。

為增強(qiáng)系統(tǒng)穩(wěn)定性，F(xiàn)PGA外部添加DDR芯片進(jìn)行數(shù)據(jù)緩存，保證數(shù)據(jù)不會因計(jì)算機(jī)CPU異常而丟失。此處選用美光公司MT41J256M16芯片，單片容量256 MB，16 bit位寬數(shù)據(jù)總線。

數(shù)據(jù)存儲鏈路框圖5所示。DBF處理結(jié)果送入打包程序，添加特定包頭包尾后送入外部DDR芯片進(jìn)行數(shù)據(jù)緩存，此時(shí)若PCI總線處于空閑狀態(tài)則PCI控制器立即從DDR芯片內(nèi)讀出數(shù)據(jù)完成數(shù)據(jù)傳輸。

圖5 數(shù)據(jù)存儲流程

2.3 FPGA軟件設(shè)計(jì)

數(shù)字系統(tǒng)包含3塊FPGA芯片，分別位于信號播放板、信號采集板以及同步觸發(fā)板。主要實(shí)現(xiàn)如圖6所示功能。

圖6 FPGA軟件結(jié)構(gòu)圖

播放板FPGA負(fù)責(zé)接收PCI配置參數(shù)，生成特定時(shí)序發(fā)射脈沖。完成一致性校正，對脈沖進(jìn)行數(shù)字波束合成處理，并控制D/A芯片完成發(fā)射信號數(shù)-模轉(zhuǎn)換。

采集板FPGA負(fù)責(zé)控制A/D芯片完成數(shù)據(jù)采樣。對采樣數(shù)據(jù)進(jìn)行帶通濾波、數(shù)字下變頻、抽取、數(shù)字波束合成等處理，并將處理結(jié)果按照固定包格式打包上傳。

同步觸發(fā)板FPGA負(fù)責(zé)按照系統(tǒng)參數(shù)生成特定頻率及相位關(guān)系的時(shí)鐘作為其余板卡時(shí)鐘源，并產(chǎn)生觸發(fā)信號控制A/D與D/A的啟動時(shí)刻以完成系統(tǒng)同步。接收GPS信號提取時(shí)間信息，控制T/R組件開啟與關(guān)閉，并實(shí)時(shí)接收T/R組件工作狀態(tài)。

2.3.1 參數(shù)配置

FPGA程序采用模塊化設(shè)計(jì)思想，各模塊擁有一定數(shù)量的寄存器，通過修改寄存器的方式滿足不同應(yīng)用需求。采用AXI-Lite協(xié)議完成寄存器配置。AXI-Lite協(xié)議包含32 bit地址總線與32 bit數(shù)據(jù)總線，地址總線用于寄存器選擇，數(shù)據(jù)總線用于寄存器內(nèi)容讀寫[14]。32 bit地址總線中高16 bit保留，中間8bit地址用于標(biāo)識不同模塊，低8 bit地址用于區(qū)分模塊內(nèi)不同寄存器。由此，F(xiàn)PGA程序最多允許256個(gè)模塊，單個(gè)模塊內(nèi)寄存器數(shù)量可達(dá)256個(gè)。

FPGA與上位機(jī)之間通過PCI通信，PCI2AXI程序完了PCI協(xié)議與AXI-Lite協(xié)議轉(zhuǎn)換。由此實(shí)現(xiàn)上位機(jī)對FPGA內(nèi)部任意寄存器的實(shí)時(shí)控制，這對系統(tǒng)調(diào)試及算法升級提供極大便利。如圖7所示。

圖7 AXI-Lite協(xié)議實(shí)現(xiàn)方式

2.3.2 信號播放

雷達(dá)發(fā)射波形為多脈沖序列，如圖8所示。多脈沖序列內(nèi)脈沖寬度、脈沖數(shù)量、脈沖間隔均為用戶配置。多個(gè)多脈沖序列循環(huán)播放以實(shí)現(xiàn)不間斷觀測。

圖8 多脈沖序列

FPGA接收PCI總線傳來配置參數(shù)，使用DDS技術(shù)生成指定頻率及相位的正交復(fù)信號，并根據(jù)時(shí)序進(jìn)行脈沖調(diào)制。為了校正D/A及發(fā)射機(jī)各通道間幅相不一致性，在FPGA內(nèi)部對原始脈沖進(jìn)行數(shù)字幅相校正，由上位機(jī)實(shí)時(shí)下發(fā)校正因子。

校正后結(jié)果按照觀測方位進(jìn)行波束合成處理。通過合理組合各發(fā)射通道脈沖相位達(dá)到觀測方向最大信噪比。最終由D/A控制程序?qū)⒉ㄊ铣山Y(jié)果送至D/A芯片，完成數(shù)-模轉(zhuǎn)換。

2.3.3 信號采集

FPGA控制10片A/D芯片按照60 Msps速率采樣，得到并行20路原始數(shù)據(jù)。首先對原始數(shù)據(jù)進(jìn)行帶通濾波處理，抑制帶外雜波。濾波器采用FIR結(jié)構(gòu)[15-16]，通帶頻率 8～20 MHz，矩形系數(shù) 0.75。該濾波器使用180 MHz時(shí)鐘驅(qū)動以實(shí)現(xiàn)乘法器資源復(fù)用。

對帶通濾波結(jié)果進(jìn)行數(shù)字下變頻處理，將原信號頻譜搬移至零頻。利用DDS技術(shù)產(chǎn)生與A/D采集信號同頻的正交信號，乘法器完成混頻處理并使用低通濾波器濾除高頻分量。該低通濾波器同樣采用FIR結(jié)構(gòu)，濾波同時(shí)進(jìn)行60倍抽取以降低數(shù)據(jù)速率。

波束合成模塊接收下變頻生成的20路正交復(fù)信號，其中16路為主天線陣列信號，其余為輔陣列信號，分別進(jìn)行處理。主陣列實(shí)現(xiàn)并行7方位合成處理，觀測范圍3.25°；輔通道進(jìn)行單方向合成處理。為實(shí)現(xiàn)大范圍掃描，需按照用戶設(shè)置的波位序列進(jìn)行循環(huán)切換，不同波位對應(yīng)不同觀測方向。不同波位對應(yīng)的波束合成因子預(yù)存于FPGA片內(nèi)RAM中，工作時(shí)按照時(shí)序循環(huán)讀取。

2.3.4 同步觸發(fā)

同步觸發(fā)板主要實(shí)現(xiàn)同步控制與系統(tǒng)狀態(tài)監(jiān)控。FPGA控制AD9520鎖相環(huán)芯片選擇適當(dāng)時(shí)鐘源（測試階段為板載晶振，正常工作為外部時(shí)鐘源）。通過SPI協(xié)議配置鎖相環(huán)VCO頻率，得到正確的時(shí)鐘輸出。其中發(fā)送給信號采集板的時(shí)鐘頻率為60 MHz，發(fā)送給信號播放板的時(shí)鐘頻率為120 MHz，發(fā)送給同步板自身的時(shí)鐘為60 MHz，3個(gè)時(shí)鐘保持固定相位關(guān)系。

為保證信號發(fā)射與采集交替進(jìn)行，F(xiàn)PGA根據(jù)工作時(shí)序向采集板與播放板發(fā)送觸發(fā)信號，兩板卡根據(jù)該觸發(fā)信號確定何時(shí)開始工作。為保證模擬系統(tǒng)與數(shù)字系統(tǒng)同步工作，F(xiàn)PGA生成開關(guān)信號控制發(fā)射機(jī)接收機(jī)開啟或關(guān)閉。

FPGA通過UART協(xié)議與T/R組件進(jìn)行通信，獲取當(dāng)前模擬系統(tǒng)溫度、電壓、電流等信息；通過UART協(xié)議與GPS芯片進(jìn)行通信，獲取時(shí)間信息。FPGA將獲取的監(jiān)控信息打包后通過SPI協(xié)議以CPCI背板為介質(zhì)直接發(fā)送至信號采集板，以備上位機(jī)查詢。

3 結(jié)論

該系統(tǒng)采用模塊化思想進(jìn)行軟硬件設(shè)計(jì)，在實(shí)現(xiàn)相控陣?yán)走_(dá)信號處理及系統(tǒng)控制等功能的前提下，充分考慮了隨科學(xué)研究進(jìn)展所帶來的軟硬件更新需求，具備高度的可擴(kuò)展能力。系統(tǒng)在穩(wěn)定性方面的設(shè)計(jì)使其可以正常工作于極端環(huán)境下，并具備造價(jià)低廉、調(diào)試方便等優(yōu)良特性。該設(shè)計(jì)在某重點(diǎn)科學(xué)工程中得到應(yīng)用，經(jīng)驗(yàn)證工作穩(wěn)定，滿足設(shè)計(jì)要求。

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