任曉靜，李 賡，孫 林，杜慧茜，吳瓊之

（北京理工大學(xué) 信息與電子學(xué)院，北京 100081）

多通道數(shù)字相關(guān)器的優(yōu)化設(shè)計

任曉靜，李 賡，孫 林，杜慧茜，吳瓊之

（北京理工大學(xué) 信息與電子學(xué)院，北京 100081）

綜合孔徑輻射計中的數(shù)字相關(guān)處理器具有通道多、數(shù)據(jù)量和運算量極大的特點，對于處理器的處理速度要求很高，資源消耗巨大?；诠?jié)約資源的目的，采用了二級相關(guān)算法，即一級相關(guān)單元進(jìn)行短點數(shù)的累加，二級相關(guān)單元復(fù)用長點數(shù)的累加器。本文著重研究基于FPGA的二級相關(guān)算法的優(yōu)化設(shè)計方法，通過分析各個關(guān)鍵設(shè)計參數(shù)對處理器資源消耗的影響，得出能夠使系統(tǒng)的資源消耗和時序性能都達(dá)到最優(yōu)的一組參數(shù)組合，即最優(yōu)化結(jié)構(gòu)設(shè)計準(zhǔn)則。

數(shù)字相關(guān)器；FPGA；優(yōu)化；輻射計

微波輻射計是一種通過非接觸的方式對地物的微波特性進(jìn)行測量和分析，從而得到目標(biāo)特性參數(shù)的一種無源遙感器，在遙感技術(shù)領(lǐng)域有廣闊的應(yīng)用前景，帶動了一些前沿科技領(lǐng)域的發(fā)展，產(chǎn)生了重大的社會和經(jīng)濟(jì)效益[1]。相關(guān)器是微波輻射計的重要組成部分，主要分為數(shù)字相關(guān)器和模擬相關(guān)器兩種。數(shù)字相關(guān)器與模擬相關(guān)器相比，主要有以下3個優(yōu)勢：

1）處理信號為數(shù)字量，運算精度高且無漂移。

2）能夠用資源換速度，適用于大規(guī)模高速信號的處理。

3）使用FPGA進(jìn)行設(shè)計，可根據(jù)用戶需求改變配置，更具靈活性[2]。

因此，采用數(shù)字相關(guān)器進(jìn)行相關(guān)處理是未來技術(shù)的發(fā)展趨勢[3]。

現(xiàn)場可編程門陣列（FPGA）是一種可編程使用的信號處理器件，用戶可通過改變配置信息對其功能進(jìn)行定義，以滿足設(shè)計需求[4]，是現(xiàn)階段大規(guī)模多通道實時信號處理的理想解決方案。在數(shù)字系統(tǒng)中，常使用FPGA實現(xiàn)多通道數(shù)字相關(guān)器[5]。大容量FPGA內(nèi)部集成了大量的邏輯塊、乘法器、存儲器以及豐富的布線資源，比較適合多通道相關(guān)器的實現(xiàn)。

設(shè)計數(shù)字相關(guān)器的難點在于其模擬輸入通道數(shù)較多，數(shù)據(jù)量極大，要求對處理器的處理速度要求很高。本系統(tǒng)需要對75對I/Q信號進(jìn)行兩兩通道間的實相關(guān)處理，總共需要11 400個實數(shù)相關(guān)單元，數(shù)據(jù)量極大，用傳統(tǒng)的數(shù)字相關(guān)器會消耗大量的FPGA資源。為了解決傳統(tǒng)數(shù)字相關(guān)器資源消耗過大的問題，參考文獻(xiàn)[5]提出了基于二級相關(guān)算法的解決方案，本文在此基礎(chǔ)上著重討論了二級相關(guān)算法中各個關(guān)鍵設(shè)計參數(shù)對處理器資源消耗的影響，給出了最優(yōu)化結(jié)構(gòu)的設(shè)計準(zhǔn)則。

1 硬件系統(tǒng)架構(gòu)

根據(jù)應(yīng)用領(lǐng)域的不同，數(shù)字相關(guān)器的實現(xiàn)方法也不盡相同[6]。目前，自相關(guān)函數(shù)的估計可以通過軟件或者硬件的方法實現(xiàn)，因此實現(xiàn)數(shù)字相關(guān)技術(shù)主要有硬件相關(guān)和軟件相關(guān)兩種方法[9-10]。文中主要通過軟件相關(guān)來實現(xiàn)相關(guān)運算。

多通道數(shù)字相關(guān)器系統(tǒng)由10通道三階量化器，F(xiàn)PGA和時鐘網(wǎng)絡(luò)組成。如圖所示，系統(tǒng)輸入150路模擬信號和參考時鐘信號，參考時鐘經(jīng)過時鐘網(wǎng)絡(luò)后分發(fā)至三階量化器和FPGA，作為整個系統(tǒng)的時鐘。在系統(tǒng)時鐘驅(qū)動下，10通道三階量化器對輸入的模擬信號進(jìn)行采集，150路模擬信號共需要15片三階量化器。三階量化器完成采集后，將150路數(shù)字信號匯聚到1片F(xiàn)PGA進(jìn)行處理，包括互相關(guān)處理，自相關(guān)處理和直流偏置計算，處理完成的結(jié)果打包之后輸送至后級。

圖1 多通道相關(guān)器系統(tǒng)框圖

2 FPGA優(yōu)化設(shè)計方法

FPGA具有開發(fā)周期短、功耗小和通用性強的特點，適用于復(fù)雜系統(tǒng)的設(shè)計，是當(dāng)今高容量可編程器件市場的重要可選器件。文中使用FPGA作為系統(tǒng)的處理芯片，主要負(fù)責(zé)數(shù)據(jù)的匯聚、處理和分發(fā)。假設(shè)模擬輸入信號有Q路，數(shù)字相關(guān)器需要通過FPGA完成復(fù)信號的互相關(guān)處理、自相關(guān)處理和直流偏差計算。Q路通道對應(yīng)的實數(shù)相關(guān)處理單元數(shù)為：

當(dāng)Q=75時，實數(shù)相關(guān)處理單元數(shù)可達(dá)11 400個，數(shù)據(jù)量巨大。

由于相關(guān)處理單元在積分時間內(nèi)的積累點數(shù)很大，如果對兩路數(shù)據(jù)相乘后的結(jié)果直接進(jìn)行長點數(shù)的累加，那么2Q*（Q+1）個實數(shù)相關(guān)處理單元消耗的查找表資源會非常龐大。為了節(jié)約資源，采用二級相關(guān)算法。二級相關(guān)算法的基本思想是將相關(guān)處理分為兩級，第一級處理單元完成各通道并行短點數(shù)累加 ，并將累加結(jié)果存儲到RAM中；第二級處理單元依次讀取各通道第一級相關(guān)處理的結(jié)果再進(jìn)行累加，多通道數(shù)據(jù)在進(jìn)行長點數(shù)累加時復(fù)用一個累加器，這樣資源消耗可大幅度下降。

由于系統(tǒng)的最長相關(guān)處理時間和采樣率確定，所以二級相關(guān)處理單元的累加器寬度M確定。下面著重討論一級相關(guān)處理單元累加器寬度N和其他一些關(guān)鍵參數(shù)的優(yōu)化設(shè)計方法。

2.1 一級相關(guān)處理單元

如圖2所示，每個一級相關(guān)處理單元由兩個2bit乘法器和一個Nbit加法器構(gòu)成，兩通道的數(shù)據(jù)和 經(jīng)過串并轉(zhuǎn)換后成為四路數(shù)據(jù) I1H、I1L、I2H、I2L，數(shù)據(jù)進(jìn)入一級相關(guān)處理單元后先進(jìn)行2bit的相乘運算，兩路相乘的結(jié)果輸入一個Nbit的加法器進(jìn)行累加并輸出累加結(jié)果。

圖2 一級相關(guān)處理單元

將P個一級相關(guān)處理單元劃分為一組，每一組的P個累加結(jié)果Isum_1·Isum_p緩存在一個二級相關(guān)處理單元的RAM里，即二級相關(guān)復(fù)用一級單元數(shù)為P。

2.2 二級相關(guān)處理單元

如圖3所示，一個二級相關(guān)處理單元由一個選通單元、一個Mbit加法器和一個用于存儲P個一級相關(guān)單元處理結(jié)果的RAM組成。在進(jìn)行二級相關(guān)處理時，選通單元依次從RAM中讀取P個一級相關(guān)單元的處理結(jié)果Isum_1·Isum_p，然后輸入Mbit加法器進(jìn)行累加，累加結(jié)果作為整個相關(guān)處理單元的輸出。

圖3 二級相關(guān)處理單元

假設(shè)模擬信號通道數(shù)為Q，二級相關(guān)復(fù)用一級單元數(shù)為P時，所需要的二級相關(guān)處理單元數(shù)為K。

2.3 FPGA資源與參數(shù)選取

隨著FPGA內(nèi)部資源的不斷豐富，功能的不斷完善，F(xiàn)PGA所產(chǎn)生的功耗越來越大[14]。功耗的增加會帶來一系列的問題，比如，功耗增加之后導(dǎo)致溫度升高，可能會引起溫度漂移，甚至造成芯片損壞。所以，在進(jìn)行系統(tǒng)設(shè)計時，對于功耗問題的考慮是十分必要的。

從一級相關(guān)處理單元和二級相關(guān)處理單元的框圖中可以看出，相關(guān)處理中主要消耗的是寄存器、查找表資源和RAM資源，由于每個型號的FPGA這兩項資源都是有限的，所以在選取一級累加器的寬度N時要綜合考慮這兩項資源的消耗情況。下面具體討論N的取值對寄存器、查找表資源和RAM資源的影響。

結(jié)合圖2、圖3，列出以下參數(shù)：模擬信號通道數(shù)：Q，一級相關(guān)處理時間：Tcorre-1，一級相關(guān)處理單元累加器寬度：N，一級相關(guān)處理單元數(shù)：W，二級累加器寬度：M，二級相關(guān)復(fù)用一級單元數(shù)：P，二級相關(guān)處理時間：Tcorre_2，二級相關(guān)處理單元數(shù)：K，系統(tǒng)時鐘周期：Tclk。

系統(tǒng)的相關(guān)處理操作分為兩級來進(jìn)行，一級處理的結(jié)果會保存在RAM中，二級處理單元依次讀取RAM中的數(shù)據(jù)進(jìn)行處理，當(dāng)下一次一級結(jié)果處理完成后，會直接保存在RAM中，此時如果RAM中還有未處理完成的上一次的一級結(jié)果，就會被覆蓋掉。所以，為了保證每一次一級處理的結(jié)果都能完整地被二級單元處理，兩級處理單元接口處的數(shù)據(jù)流的速度就必須要滿足一定的條件，這個條件就是一級相關(guān)單元輸出處理結(jié)果的時間要大于二級相關(guān)單元處理完RAM中數(shù)據(jù)的時間，即：

由于一級相關(guān)單元和二級相關(guān)單元采用同樣頻率的時鐘，當(dāng)一級加法器的位寬為N bit時，一級相關(guān)單元可進(jìn)行的最大累加次數(shù)為2N-1-1（最高位為符號位），經(jīng)過串并轉(zhuǎn)換后，一級相關(guān)單元中每一路串行數(shù)據(jù)可進(jìn)行的最大累加次數(shù)為2N-2-1，那么式（2）可以表達(dá)為：

進(jìn)而得到一級相關(guān)處理累加器寬度N和二級相關(guān)復(fù)用一級單元數(shù)P之間需滿足的關(guān)系：

一級相關(guān)處理單元數(shù)P與輸入數(shù)據(jù)的模擬通道數(shù)Q存在以下關(guān)系：

由式（4）（5）可以看出：Q 一定時，當(dāng) N 過大時，P過大，寄存器、查找表資源超支；當(dāng)N過小時，P過小，K過大，RAM資源超支。所以在選擇N的取值時，要以FPGA的寄存器、查找表資源和RAM資源不超支為前提。

2.4 累加器寬度可行性分析

為節(jié)省資源，使用二級相關(guān)算法。為使二級算法成立，二級相關(guān)處理單元數(shù)K最少要為1，由式（5）可以得出，當(dāng)Q一定時，可以得到二級相關(guān)復(fù)用一級單元數(shù)P的最大值：

結(jié)合式（4）（6）可以得出一級相關(guān)處理單元累加器寬度N的最大值：

根據(jù)得到的平均失效概率、損傷因子和FMS，計算得到氫氣管道的失效概率Pf(t)=7.0×10-7×3×0.603=1.26×10-6，其失效可能性等級為1。

由式（6）（7）可以得出，當(dāng) Q=45 時，Pmax=4140，Nmax=14。

由上文可知，當(dāng)N過小時，P過小，K過大，RAM資源超支。選用FPGA作為處理芯片，實際測試中發(fā)現(xiàn)，當(dāng)N降低到4 bit時，RAM資源開始超支。所以，在FPGA的RAM資源總量的限制下，Nmin=5。

綜上所述，可以初步得到一級相關(guān)處理單元累加器寬度N的取值范圍：5 bit≤N≤14 bit。

如圖4所示，當(dāng)Q取45時，實測得到各項資源消耗與一級相關(guān)處理單元累加器寬度N之間的關(guān)系曲線：

圖4 資源消耗與一級相關(guān)處理單元累加器寬度關(guān)系圖

從圖4中可以看到，隨著一級累加器寬度N的增加，RAM資源消耗逐漸減少，且當(dāng)N大于6 bit時，RAM資源消耗較少，低于20%，此時認(rèn)為RAM資源已對系統(tǒng)整體資源消耗影響不大，可主要考慮寄存器和查找表資源的消耗，以這此項資源的消耗情況作為一級累加器位寬的選取依據(jù)。從寄存器和查找表資源消耗變化曲線中可以看出，在7bit≤N≤8bit這個范圍內(nèi)，寄存器和查找表資源消耗最少，據(jù)此可以進(jìn)一步確定出最優(yōu)化設(shè)計下一級相關(guān)處理單元累加器寬度N的取值范圍：7 bit≤N≤8 bit。

2.5 關(guān)鍵參數(shù)確定

時序性能是集成電路設(shè)計需要考慮的重要因素之一[15]。由于系統(tǒng)輸入的模擬數(shù)據(jù)量巨大，且工作在較高頻率的系統(tǒng)時鐘下，所以在確定N的取值時，還需要考慮運行實現(xiàn)之后程序的時序情況，否則會出現(xiàn)處理結(jié)果不正確的現(xiàn)象。在討論不同參數(shù)設(shè)置下系統(tǒng)的時序性能時，選擇FPGA程序在集成設(shè)計環(huán)境中運行實現(xiàn)之后的負(fù)的時差總數(shù)TNS（Total Negative Slack）作為時序情況的表征，TNS值越小，表明系統(tǒng)的時序性能越好。

由可行性分析可知，N的取值有兩種：7 bit和8bit。在一級相關(guān)處理單元累加器寬度N固定的情況下，變化一級相關(guān)處理累加次數(shù)T（T≤2N-1-1）和二級相關(guān)復(fù)用一級單元數(shù)P這兩個參量，統(tǒng)計TNS的值。表1和表2列出了模擬數(shù)據(jù)通道數(shù)Q取45，N分別取7 bit和8 bit時TNS隨一級相關(guān)累加次數(shù)T和二級相關(guān)復(fù)用一級單元數(shù)P變化的情況。

表1 N為7 bit時系統(tǒng)的時序性能

表2 N為8 bit時系統(tǒng)的時序性能

根據(jù)TNS絕對值的大小，從表中可以分別得到N取7 bit和8 bit時最優(yōu)的一組參數(shù)組合：

N=7 bit，T=20，P=20；N=8 bit，T=50，P=20。

由于這兩組參數(shù)組合下FPGA程序?qū)崿F(xiàn)之后TNS值相差不大，時序性能接近，此時以資源消耗情況作為選擇依據(jù)。兩組參數(shù)組合的資源消耗情況如表3所示。

表3 N為7 bit和8 bit時最優(yōu)時序性能資源消耗對比

從表3中各項資源的消耗情況可以看出，由于兩組參數(shù)組合中二級相關(guān)復(fù)用一級單元數(shù)P相同，所以RAM資源消耗情況相同；當(dāng)N取7 bit時，消耗寄存器和查找表資源較少。

綜合上述關(guān)于資源消耗和時序性能兩方面的考慮，確定將一級相關(guān)加法器寬度N選取為7 bit。

2.6 最優(yōu)化設(shè)計準(zhǔn)則

為了降低FPGA的資源消耗，需要在多通道數(shù)字相關(guān)器系統(tǒng)的算法實現(xiàn)中使用二級相關(guān)算法。在算法實現(xiàn)的過程中，一些關(guān)鍵參數(shù)的選取情況直接影響著系統(tǒng)的資源消耗和時序性能。根據(jù)上述章節(jié)對于關(guān)鍵參數(shù)選取的討論，可以得到一組最適宜的參數(shù)組合，即：

一級累加器寬度N：7 bit，

一級相關(guān)單元累加次數(shù)T：20，

二級相關(guān)單元復(fù)用一級單元數(shù)P：20。

在這組參數(shù)的選取下，數(shù)字相關(guān)器系統(tǒng)的資源消耗和時序性能都達(dá)到相對的最優(yōu)值，以此作為多通道數(shù)字相關(guān)器系統(tǒng)二級相關(guān)算法的最優(yōu)化設(shè)計準(zhǔn)則。

3 結(jié)束語

資源消耗和時序性能是系統(tǒng)設(shè)計中需要考慮的兩個關(guān)鍵因素。在二級相關(guān)算法的實現(xiàn)中，各個關(guān)鍵參數(shù)的選取會直接影響系統(tǒng)的資源消耗和時序性能，是數(shù)字相關(guān)器系統(tǒng)FPGA選型的重要依據(jù)。二級相關(guān)算法的優(yōu)化設(shè)計可以大大降低FPGA的資源消耗，顯著增加相關(guān)器可容納的模擬通道數(shù)，優(yōu)化程序的布局布線結(jié)果，改善FPGA的時序性能，對系統(tǒng)整體性能的提升具有重要作用。

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Design and optimization formultichannel digital correlator

REN Xiao-jing，LI Geng，SUN Lin，DU Hui-qian，WU Qiong-zhi
（School of Information and Electronic，Beijing Institute of Technology，Beijing 100081，China）

Digital correlator of synthetic aperture radiometer has the characteristics of large number of channels，vast data amount and enormous operation task，so it has a great demand for the processing speed of processor and takes large amount of resource consumption.To decrease the resource consumption，this system adopts bi-stage correlation algorithm which means that the first-stage correlative units accumulates in short fixed points and the second-stagecorrelative units shares long points accumulators.This paper emphatically researches on the design and optimization of bi-stage correlation algorithm based on FPGA，analyses the influence of resource consumption in different key parameters for processor and proposes an optimization structure with the least consumption and the most optimized timing performance.

digital correlator； FPGA； optimization； radiometer

TN911.72

A

1674－6236（2017）16-0162-04

2016-07-05稿件編號：201607032

任曉靜（1993—），女，山西運城人，碩士研究生。研究方向：復(fù)雜電路系統(tǒng)研究與應(yīng)用。