周江燕,陳 鑫,張 穎

(南京航空航天大學(xué)電子信息工程學(xué)院,南京 210000)

一種面向VideoOverIP系統(tǒng)的鎖相式同步技術(shù)*

周江燕,陳 鑫*,張 穎

(南京航空航天大學(xué)電子信息工程學(xué)院,南京 210000)

提出了一種鎖相式同步技術(shù),以解決Video Over IP大屏拼接系統(tǒng)中多節(jié)點(diǎn)同步問(wèn)題。整個(gè)同步系統(tǒng)采用主從式結(jié)構(gòu),主節(jié)點(diǎn)通過(guò)廣播包方式發(fā)出全局網(wǎng)絡(luò)同步幀信號(hào),各分布式節(jié)點(diǎn)通過(guò)基于鎖相環(huán)原理的閉環(huán)控制系統(tǒng)將各自的上屏幀信號(hào)與網(wǎng)絡(luò)同步幀信號(hào)進(jìn)行鎖相處理。提出的鎖相式同步技術(shù),鎖相范圍為-π ～+π,并采用多模式跟蹤方式兼顧了鎖相速度和鎖定后穩(wěn)定度。通過(guò)FPGA硬件平臺(tái)驗(yàn)證及示波器實(shí)際測(cè)試,同步精度達(dá)±1 μs,相位最大鎖定時(shí)間約為34 s。

大屏拼接系統(tǒng);鎖相式同步技術(shù);閉環(huán)控制系統(tǒng);多模式跟蹤方式

由于超大規(guī)模尺寸的顯示器價(jià)格居高不下,且顯示器的邊框越來(lái)越窄直至肉眼難以察覺(jué),大屏拼接顯示系統(tǒng)在指揮控制中心、大型會(huì)議室、大型商場(chǎng)等眾多場(chǎng)所得到了廣泛運(yùn)用。傳統(tǒng)大屏拼接顯示系統(tǒng)主要基于顯卡將視頻信息拆分和縮放,然后通過(guò)視頻線向各個(gè)節(jié)點(diǎn)傳送視頻流。但是受限于顯卡性能,傳統(tǒng)大屏拼接顯示系統(tǒng)傳送距離近[1],大屏節(jié)點(diǎn)數(shù)目少,以Nvidia的NVS810專業(yè)多屏顯示卡為例,單卡最大只能支持8個(gè)節(jié)點(diǎn)。

為了解決傳送距離近和節(jié)點(diǎn)數(shù)目少的問(wèn)題,基于Video Over IP的大屏拼接系統(tǒng)解決方案應(yīng)運(yùn)而生,其結(jié)構(gòu)圖如圖1所示。整個(gè)系統(tǒng)包括視頻源、輸入節(jié)點(diǎn)、輸出節(jié)點(diǎn)、以太網(wǎng)交換機(jī)和分布式顯示器。輸入節(jié)點(diǎn)和輸出節(jié)點(diǎn)均通過(guò)視頻線分別連接視頻源和顯示器,均通過(guò)網(wǎng)線與交換機(jī)相連。輸入節(jié)點(diǎn)接收上位機(jī)軟件所發(fā)的指令,將用戶需要顯示的視頻經(jīng)由交換機(jī)發(fā)送至指定輸出節(jié)點(diǎn),以任意拼接或縮放方式送到指定分布式顯示器屏幕上。

圖1 基于Video Over IP的大屏拼接系統(tǒng)結(jié)構(gòu)

從上述介紹可知,基于Video Over IP的大屏拼接系統(tǒng)能以較低的成本和系統(tǒng)復(fù)雜度,實(shí)現(xiàn)長(zhǎng)距離多節(jié)點(diǎn)的大屏拼接系統(tǒng)。但是,由于大屏拼接顯示系統(tǒng)的各個(gè)節(jié)點(diǎn)電路都是彼此獨(dú)立的,基于Video Over IP的大屏拼接系統(tǒng)引入了分布式系統(tǒng)中無(wú)法規(guī)避的同步性問(wèn)題。例如:

(1)各個(gè)節(jié)點(diǎn)上電不同時(shí)造成的不同步。各硬件上電時(shí)刻不同,造成初始相位差。

(2)晶振獨(dú)立造成的不同步。各板晶振相互獨(dú)立,晶振受電路性能、溫度等因素的影響,任意兩個(gè)晶振都會(huì)有獨(dú)立的頻率和相位,經(jīng)過(guò)長(zhǎng)時(shí)間的積累,各分布式節(jié)點(diǎn)會(huì)形成很大的相位差異[2-4]。

(3)網(wǎng)絡(luò)中斷造成的不同步。在系統(tǒng)運(yùn)行過(guò)程中,由于交換機(jī)或者網(wǎng)線等硬件故障引起網(wǎng)絡(luò)中斷,導(dǎo)致各節(jié)點(diǎn)失去了同步基準(zhǔn),引起不同步問(wèn)題。

各個(gè)節(jié)點(diǎn)電路的不同步現(xiàn)象會(huì)直接反映為大屏顯示系統(tǒng)中顯示圖像的同步性效果,直接決定了大屏拼接顯示系統(tǒng)的觀感和顯示效果。

傳統(tǒng)大屏拼接顯示系統(tǒng)的同步方案主要圍繞顯卡實(shí)施,具體有硬件和軟件兩種實(shí)施方案:

(1)硬件同步的典型代表是NVidia的Quadro系列顯卡。其同步方案可以精確到掃描線以下水平,即在刷新率120Hz且顯示分辨率1080P的條件下精確度可達(dá)±10 μs[5]。盡管專用硬件同步解決方案精確度高,但其硬件價(jià)格昂貴,且采用菊花鏈的連接方式,一個(gè)從設(shè)備出錯(cuò)后,則會(huì)導(dǎo)致整個(gè)同步系統(tǒng)失效[5]。

(2)軟件實(shí)現(xiàn)方法只需使用普通消費(fèi)級(jí)顯卡,采用計(jì)算機(jī)軟件實(shí)現(xiàn)多個(gè)顯示器同步,例如Linux下的GenLock軟件或Windows下的WinSGL軟件[5-7]。以WinSGL為例,時(shí)鐘主節(jié)點(diǎn)采用外部專用硬件設(shè)備,從節(jié)點(diǎn)通過(guò)調(diào)整垂直前端掃描(Vertical Front Porch)的時(shí)間調(diào)整顯卡Video Timing(視頻時(shí)序)以實(shí)現(xiàn)多個(gè)顯示器之間的幀同步。WinSGL軟件同步精度可達(dá)±30 μs[5-7]。

對(duì)于基于Video Over IP的大屏拼接系統(tǒng),由于缺乏一個(gè)管理整個(gè)系統(tǒng)的顯卡硬件,所以無(wú)法采用上述兩種實(shí)施方式來(lái)實(shí)現(xiàn)節(jié)點(diǎn)同步。為了解決這個(gè)問(wèn)題,最近工程師提出了時(shí)間戳同步方案。該方案常采用NTP或IEEE1588(簡(jiǎn)稱PTP)協(xié)議算出主從時(shí)間偏差,再由各節(jié)點(diǎn)處的電路通過(guò)調(diào)整本地信號(hào)或時(shí)間以保持與主節(jié)點(diǎn)時(shí)鐘的同步性[8-10]。該方案同步精度高,缺點(diǎn)是需要視頻流中加入時(shí)間戳,增加了系統(tǒng)實(shí)施復(fù)雜度。

針對(duì)上述問(wèn)題,本文基于FPGA硬件,提出一種適用于Video Over IP大屏拼接系統(tǒng)的鎖相式同步技術(shù)。本方案中,由于各從節(jié)點(diǎn)接收網(wǎng)絡(luò)同步幀信號(hào)經(jīng)過(guò)了相同的路徑,因此,可忽略網(wǎng)絡(luò)延時(shí)造成的誤差,無(wú)需加入時(shí)間戳。主從式結(jié)構(gòu)與菊花鏈連接方式相比,抗干擾能力強(qiáng)。晶振調(diào)節(jié)方式與調(diào)整垂直前端掃描時(shí)間的方式相比,不會(huì)引起多達(dá)數(shù)秒的黑屏現(xiàn)象。

1 鎖相式同步技術(shù)的工作原理

鎖相式同步技術(shù)的工作原理如圖2所示。

圖2 基于鎖相同步技術(shù)的閉環(huán)控制系統(tǒng)結(jié)構(gòu)框圖

整個(gè)系統(tǒng)結(jié)構(gòu)包括快速數(shù)字鑒相器、PWM同步控制器、RC低通濾波電路以及時(shí)鐘模塊。網(wǎng)絡(luò)同步幀信號(hào)由主節(jié)點(diǎn)發(fā)出,從節(jié)點(diǎn)將接收到的網(wǎng)絡(luò)同步幀信號(hào)與本地上屏幀信號(hào)經(jīng)過(guò)快速數(shù)字鑒相器后,獲得兩者的相位關(guān)系,PWM控制器根據(jù)相位關(guān)系調(diào)整PWM的占空比。PWM為脈寬調(diào)制信號(hào),經(jīng)過(guò)RC低通濾波電路后,高頻分量被濾除,留下直流分量,作為壓控晶振的控制電壓[11]。壓控晶振輸出時(shí)鐘經(jīng)過(guò)FPGA的pll IP核倍頻后,以此為基準(zhǔn)時(shí)鐘產(chǎn)生上屏?xí)r序。其中V_sync信號(hào)作為反饋信號(hào)送回快速數(shù)字鑒相器模塊。上屏幀信號(hào)的相位決定了顯示畫面的切換時(shí)刻,因此,實(shí)現(xiàn)各節(jié)點(diǎn)同步的關(guān)鍵是實(shí)現(xiàn)上屏幀信號(hào)的同步。

2 基于鎖相同步技術(shù)的閉環(huán)控制系統(tǒng)結(jié)構(gòu)

2.1 快速數(shù)字鑒相器

快速數(shù)字鑒相器主要功能是鑒別網(wǎng)絡(luò)同步幀(Frm_sync)與本地上屏幀信號(hào)(V_sync)的相位關(guān)系[12]。

具體實(shí)現(xiàn)過(guò)程如下:

由于網(wǎng)絡(luò)同步幀和上屏幀信號(hào)都是低頻周期信號(hào),以本地高頻時(shí)鐘(Local_clk)對(duì)以上兩信號(hào)進(jìn)行周期計(jì)數(shù),可得到一周期內(nèi)的時(shí)鐘數(shù),分別為Frm_sync_cnt以及V_sync_cnt。由于網(wǎng)絡(luò)同步幀長(zhǎng)期穩(wěn)定度高,可計(jì)算其多個(gè)周期的平均值,得到穩(wěn)定的周期時(shí)鐘數(shù)Frm_sync_period[2]。比較V_sync_cnt與Frm_sync_period,可得到當(dāng)前幀頻率差值以及當(dāng)前晶振頻率偏高或偏低情況。

具體獲取相位差以及通過(guò)比較獲得相位超前落后信息的過(guò)程如圖3所示。Pha_error表示相位差信號(hào),Pha_error_cnt表示由本地高頻時(shí)鐘Local_clk對(duì)相位差信號(hào)的計(jì)數(shù)值,Pha_result表示鑒相結(jié)果。

圖3 鑒相過(guò)程時(shí)序圖

上屏幀信號(hào)頻率一般為60 Hz,網(wǎng)絡(luò)同步幀信號(hào)頻率與之同頻或?yàn)樯掀翈盘?hào)頻率的一半。圖3以網(wǎng)絡(luò)同步幀60 Hz為例,給出了鑒相過(guò)程以及獲取相位超前落后信息的波形圖。Frm_sync上升沿使Pha_error置“1”,V_sync上升沿使Pha_error置“0”,得到高電平寬度與相位誤差成正比的信號(hào)。以本地高頻時(shí)鐘Local_clk對(duì)相位誤差高電平進(jìn)行計(jì)數(shù),計(jì)數(shù)結(jié)果Pha_error_cnt維持至下一個(gè)鑒相周期,在Frm_sync的上升沿清零,進(jìn)行新一輪計(jì)數(shù)。

相位判斷時(shí)機(jī)為V_sync信號(hào)脈沖到來(lái)后,若相位差計(jì)數(shù)值Pha_error_cnt小于網(wǎng)絡(luò)同步幀平均計(jì)數(shù)值Frm_sync_period的一半,則相位落后;反之,則相位超前。網(wǎng)絡(luò)同步幀為60 Hz情況下相位結(jié)果Pha_result的值判定按式(1),“0”表示相位落后,“1”表示相位超前。網(wǎng)絡(luò)同步幀為30 Hz情況下相位結(jié)果判定按照式(2)。

(1)

(2)

以上鑒相方法的鑒相范圍為-π～π。能將V_sync向距離最接近的Frm_sync方向同步,更節(jié)省同步時(shí)間。

實(shí)際應(yīng)用中,上屏幀信號(hào)V_sync需要穩(wěn)定落后于網(wǎng)絡(luò)同步幀信號(hào)Frm_sync,因此,可延遲相位誤差信號(hào)Pha_error置“1”一定時(shí)間Tdelay,即可在同步過(guò)程穩(wěn)定后,使得V_sync相位落后于Frm_sync,且保持穩(wěn)定的相位差。

2.2 PWM同步控制器模塊

壓控晶體振蕩器的輸出頻率可通過(guò)改變輸入電壓來(lái)調(diào)整,輸入電壓與輸出頻率基本呈線性關(guān)系[13-14]。通過(guò)PWM及低通濾波電路可以實(shí)現(xiàn)對(duì)壓控晶體振蕩器輸入電壓的控制[11]。本小節(jié)主要研究如何調(diào)節(jié)PWM以控制壓控晶振以達(dá)到快速鎖相的目的。

PWM同步控制器模塊主要功能是根據(jù)前級(jí)所獲取的相位信息,控制FPGA所輸出的PWM波的占空比。快速數(shù)字鑒相器的結(jié)果有以下4種情況:

(1)本地相位超前,上屏幀頻率低于網(wǎng)絡(luò)同步幀頻率。偏低的頻率拉長(zhǎng)了幀周期,則相位超前問(wèn)題會(huì)在下個(gè)周期得到改善。

(2)本地相位超前,上屏幀頻率高于網(wǎng)絡(luò)同步幀頻率。偏高的頻率縮短了幀周期,會(huì)加劇相位超前問(wèn)題,因此需要降低PWM波占空比以降低壓控晶振頻率。

(3)本地相位落后,上屏幀頻率低于網(wǎng)絡(luò)同步幀頻率。偏低的頻率拉長(zhǎng)了幀周期,會(huì)加劇相位落后問(wèn)題,因此需要提高PWM波占空比以提高壓控晶振頻率。

(4)本地相位落后,上屏幀頻率高于網(wǎng)絡(luò)同步幀頻率。偏高的頻率縮短了幀周期,則相位落后問(wèn)題會(huì)在下個(gè)周期得到改善。

第1種和第4種情況下,不需要調(diào)整PWM占空比,便可經(jīng)過(guò)多個(gè)周期積累,去除相位差;第2種和第3種情況需要調(diào)節(jié)PWM占空比以達(dá)到第1種或第4種情況。

為提高鎖相速率,本文采用多模式跟蹤方式:當(dāng)相位差很大時(shí),需要調(diào)整成快速跟蹤模式,即調(diào)節(jié)PWM占空比以使本地上屏幀信號(hào)與網(wǎng)絡(luò)同步幀信號(hào)的頻率差值最大,以使快速鎖相;當(dāng)相位差很小時(shí),需要調(diào)整成精準(zhǔn)跟蹤模式,即調(diào)節(jié)PWM占空比以使本地上屏幀信號(hào)與網(wǎng)絡(luò)同步幀信號(hào)的頻率差值最小,以保證上屏幀信號(hào)穩(wěn)定性和高同步精度。

PWM占空比越高,對(duì)應(yīng)的上屏幀信號(hào)頻率越大。當(dāng)PWM占空比為1時(shí),對(duì)應(yīng)的上屏幀信號(hào)率最大,當(dāng)PWM占空比為0時(shí),對(duì)應(yīng)的上屏幀信號(hào)頻率最小。通過(guò)調(diào)整PWM高電平數(shù),可得到最接近網(wǎng)絡(luò)同步幀頻率的本地上屏幀率,對(duì)應(yīng)的高電平數(shù)分別為Mhign和Mlow。

圖4 基本控制流程圖

圖4給出了基本流程圖,其中,N代表PWM波周期總時(shí)鐘數(shù),M代表周期高電平時(shí)鐘數(shù)。當(dāng)相位差很大時(shí),即相位差大于參數(shù)Constant1,調(diào)節(jié)PWM高電平數(shù),使得高電平數(shù)分別為0或者N;當(dāng)相位差很小時(shí),即相位差小于或等于參數(shù)Constant1,調(diào)節(jié)PWM高電平數(shù)為Mhign和Mlow,以進(jìn)行微調(diào)。調(diào)整周期為每個(gè)網(wǎng)絡(luò)同步幀調(diào)整一次。

2.3 PWM到電壓輸出電路實(shí)現(xiàn)

從PWM(脈寬調(diào)制信號(hào))到電壓輸出的電路實(shí)現(xiàn)了DA轉(zhuǎn)換功能,即將控制模塊的調(diào)節(jié)信息轉(zhuǎn)化為電壓量[11]。

PWM是周期一定且占空比可調(diào)的方波信號(hào)[11]。本設(shè)計(jì)中PWM通過(guò)對(duì)本地高頻時(shí)鐘進(jìn)行周期計(jì)數(shù)得到,通過(guò)調(diào)節(jié)高電平時(shí)鐘數(shù)改變PWM占空比。圖5中參數(shù)T表示本地高頻時(shí)鐘周期,M表示高電平時(shí)鐘數(shù),N表示PWM波周期總時(shí)鐘數(shù)。VH和VL分別是PWM波高低電平的電壓值。

圖5 PWM波形

PWM信號(hào)經(jīng)過(guò)RC低通濾波器后,可濾除高次諧波,留下直流分量,作為壓控晶體振蕩器的電壓控制信號(hào)[11]。直流分量與M成線性關(guān)系,隨著M從0到N,直流分量從VL到VH之間變化。當(dāng)M為N/2時(shí),即占空比為50%,輸出電壓為(VL+VH)/2,此時(shí)的電壓為中心控制電壓[11]。

周期時(shí)鐘數(shù)計(jì)算公式如式(3)所示:

(3)

式中:Flocal_clk表示本地高頻時(shí)鐘頻率,FPWM表示PWM波頻率,Flocal_clk一定時(shí),FPWM越低,N越大,則可調(diào)節(jié)范圍越大;反之,可調(diào)節(jié)范圍越小?？烧{(diào)節(jié)范圍越大,PWM控制器在精準(zhǔn)跟蹤模式下調(diào)節(jié)精度越高。

假設(shè)本地時(shí)鐘頻率為125 MHz,若PWM波頻率為2.5 MHz,則周期時(shí)鐘數(shù)為50,控制輸出電壓的高電平時(shí)鐘數(shù)可調(diào)節(jié)范圍為0～50。

圖6給出了PSPICE軟件模擬出的從PWM到電壓輸出電路的實(shí)驗(yàn)結(jié)果,實(shí)驗(yàn)中設(shè)置的VH為3.3 V,VL為0 V。圖為PWM波在占空比為50%時(shí)的一段截取的波形,橫軸表示時(shí)間,縱軸表示輸出電壓值。由圖6(a)和圖6(b)可知,相同電路環(huán)境下,頻率低易導(dǎo)致RC低通電路濾波效果差,輸出電壓紋波大。頻率越高,輸出電壓效果越好。

因此,在選擇PWM頻率時(shí),需要根據(jù)實(shí)際電路情況綜合可調(diào)節(jié)范圍以及濾波效果兩點(diǎn)選擇合適頻率。

3 實(shí)驗(yàn)結(jié)果

本次實(shí)驗(yàn)中相關(guān)參數(shù)的設(shè)置如表1所示。為方便觀察,上屏幀信號(hào)穩(wěn)定落后于網(wǎng)絡(luò)同步幀的時(shí)間Tdelay設(shè)為0。

表1 實(shí)驗(yàn)中相關(guān)參數(shù)的設(shè)置

圖7(a)是通過(guò)示波器檢測(cè)到的4個(gè)輸出節(jié)點(diǎn)上屏幀信號(hào)同步前(左)與同步后(右)的波形圖。圖7(b)為4個(gè)輸出節(jié)點(diǎn)同步后,上屏幀信號(hào)上升沿的波形圖。圖7(c)為網(wǎng)絡(luò)同步幀信號(hào)(上)與上屏幀信號(hào)(下)的上升沿波形圖。

圖7 4個(gè)節(jié)點(diǎn)與網(wǎng)絡(luò)幀的輸出

經(jīng)過(guò)實(shí)測(cè),相位最大鎖定時(shí)間約為34 s,相位鎖定后穩(wěn)定度可達(dá)±500 ns,節(jié)點(diǎn)間同步精度可達(dá)±1 μs以內(nèi)。鎖定時(shí)間長(zhǎng)短主要由相位差和晶振最大調(diào)節(jié)范圍決定,由于本文所述的鎖相式同步技術(shù)鑒相范圍為±π,相位差最大為1/2周期,相比單向鎖相方法,平均鎖相時(shí)間節(jié)省了一倍。又采用了多模式跟蹤方式以達(dá)到快速鎖定的目的。因此,相比普通晶振調(diào)節(jié)方式,大大節(jié)省了時(shí)間。穩(wěn)定度表示相位鎖定后,上屏幀信號(hào)在跟蹤網(wǎng)絡(luò)同步幀時(shí)的相位抖動(dòng)范圍,該穩(wěn)定性由精準(zhǔn)跟蹤模式下的PWM變化范圍決定,變化范圍越小,穩(wěn)定性越好。

表2給出了該同步系統(tǒng)同步方式與同應(yīng)用領(lǐng)域其他同步方式的性能比對(duì)。本方案所述同步技術(shù)相比顯卡級(jí)同步技術(shù),雖然鎖相速度慢,但精度更高,且在鎖定過(guò)程中不容易引起黑屏問(wèn)題。在面向Video Over IP的大屏拼接顯示系統(tǒng)中,采用IEEE1588協(xié)議同步方法,由于其考慮了網(wǎng)絡(luò)延時(shí)在內(nèi),同步精度最高,但其實(shí)現(xiàn)方式復(fù)雜,在可忽略網(wǎng)絡(luò)延時(shí)的系統(tǒng)中,本方案更具優(yōu)勢(shì)。

表2 本實(shí)驗(yàn)方案與其他方案的性能比較

4 結(jié)語(yǔ)

本文針對(duì)一套基于FPGA的以太網(wǎng)分布式顯示系統(tǒng)提出一種多節(jié)點(diǎn)同步電路設(shè)計(jì)方案。該方案采用主從式結(jié)構(gòu),通過(guò)主節(jié)點(diǎn)以廣播包方式發(fā)送網(wǎng)絡(luò)同步幀信號(hào),從節(jié)點(diǎn)通過(guò)一種鎖相式同步技術(shù)將本地上屏幀信號(hào)同步于該網(wǎng)絡(luò)同步幀信號(hào)。鎖相式同步技術(shù)為一個(gè)閉環(huán)控制系統(tǒng),通過(guò)調(diào)節(jié)本地壓控晶振的方式來(lái)改變本地上屏幀信號(hào)的相位,以使得各節(jié)點(diǎn)上屏幀信號(hào)均同步于一個(gè)網(wǎng)絡(luò)同步幀。本文詳述了閉環(huán)控制系統(tǒng)的各個(gè)模塊,并給出了實(shí)驗(yàn)結(jié)果。根據(jù)實(shí)際測(cè)試,該方案切實(shí)可行。目前的閉環(huán)控制算法基本解決了上屏同步問(wèn)題,但是關(guān)于快速鎖相問(wèn)題還有待研究及改善。

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APhase-LockedSynchronizationTechnologyforVideoOverIPSystem*

ZHOUJiangyan,CHENXin*,ZHANGYing

(College of Electronic and Information Engineering,Nanjing University of Aeronautics and Astronautics,Nanjing 210000,China)

To solve the problem of synchronization among multiple nodes in the Video Over IP splicing system,a phase-locked synchronization technology has been proposed. With the master-slave structure,the master node sends network frame synchronization signal,and the slave nodes make phase-locked process based on the principle of phase-locked loop(PLL). The proposed phase-locked synchronization technology provides phase-locked range from -π to +π,and implements multi-mode tracking method,which makes a good balance between phase-locked speed and phase-locked stability. Based on FPGA platform and oscilloscope test,the synchronization accuracy reaches ±1 μs,and the maximum phase lock time is about 34 s.

large screen splicing system;phase-locked synchronization technology;closed-loop control system;multi-mode tracking method

10.3969/j.issn.1005-9490.2017.06.026

項(xiàng)目來(lái)源:航空科學(xué)基金項(xiàng)目(20152052025,20140652008);超級(jí)動(dòng)態(tài)電壓調(diào)節(jié)技術(shù)下的信號(hào)完整性關(guān)鍵技術(shù)研究;國(guó)家自然科學(xué)基金(61404087)

2016-11-17修改日期2017-01-07

TN47

A

1005-9490(2017)06-1459-07

周江燕(1991-),女,漢族,江蘇海門人,南京航空航天大學(xué)電子信息工程學(xué)院,碩士研究生,研究方向?yàn)閿?shù)字集成電路設(shè)計(jì),jiangyan_zhou@sina.com;

陳鑫(1982-),男,漢族,江蘇句容人,南京航空航天大學(xué)電子信息工程學(xué)院,副教授,主要研究方向?yàn)榧呻娐吩O(shè)計(jì),xin_chen@nuaa.edu.cn。