張科新,余 建

(常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院,江蘇 常州 213164)

高精度DDS數(shù)字IP核的設(shè)計(jì)

張科新*,余 建

(常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院,江蘇 常州 213164)

為了滿足雷達(dá)系統(tǒng)對(duì)高精度DDS(直接數(shù)字式頻率合成器)的需求,綜合使用查表法、復(fù)數(shù)旋轉(zhuǎn)和線性擬合3種方法,提高DDS輸出信號(hào)的無(wú)雜散動(dòng)態(tài)范圍SFDR。當(dāng)相位累加器為24bit時(shí),使用小于1 kbyte的ROM。仿真表明所設(shè)計(jì)的DDS,輸出信號(hào)的SFDR大于110 dB,等效相位截?cái)嗉s為2 bit。在大幅降低對(duì)ROM使用量的同時(shí),有效降低了相位截?cái)嗟腷it數(shù),同時(shí)達(dá)到了設(shè)計(jì)要求。采用TSMC 55 nm工藝進(jìn)行綜合后,綜合結(jié)果表明運(yùn)行速度高達(dá)600 MHz,滿足了雷達(dá)系統(tǒng)對(duì)速度的需求。

直接數(shù)字式頻率合成器(DDS);高精度;復(fù)數(shù)旋轉(zhuǎn);線性擬合;流水線

直接數(shù)字頻率合成(DDS)為第3代頻率合成技術(shù),自發(fā)明以來(lái)得到了迅猛的發(fā)展和廣泛的應(yīng)用,特別是在雷達(dá)、軟件無(wú)線電等系統(tǒng)中[1-3]。

DDS其中一個(gè)關(guān)鍵性能指標(biāo)無(wú)雜散動(dòng)態(tài)范圍SFDR(Spurious Free Dynamic Range)是最受設(shè)計(jì)者關(guān)注的,所以在眾多的文獻(xiàn)中都對(duì)如何提高SFDR進(jìn)行了討論。而未從導(dǎo)致SFDR惡化的根本原因,相位截?cái)嘟嵌冗M(jìn)行考慮,多是通過(guò)在相位截?cái)嗪笤僭黾酉辔浑S機(jī)噪聲、增加幅值隨機(jī)噪聲的角度進(jìn)行[2-6],這種方法雖然可以提高SFDR,但同時(shí)也增加了輸出信號(hào)的底噪水平,惡化了信噪比(SNR)。

本文通過(guò)研究,綜合運(yùn)用查表法、線性擬合和復(fù)數(shù)旋轉(zhuǎn)3種方法,以期通過(guò)較少的ROM使用量來(lái)設(shè)計(jì)具有較高SFDR的DDS,以滿足雷達(dá)系統(tǒng)對(duì)高精度DDS的要求。

1 DDS系統(tǒng)構(gòu)成

DDS數(shù)字IP核的典型結(jié)構(gòu),如圖1所示[1]。

圖1 DDS數(shù)字IP核典型結(jié)構(gòu)圖

如圖1所示,DDS數(shù)字IP核主要包括相位累加器模塊和相位幅值轉(zhuǎn)換模塊。其中相位累加器模塊將輸入的相位增量Ph,轉(zhuǎn)換成相位信息;相位幅值轉(zhuǎn)換模塊則進(jìn)一步地將相位信息轉(zhuǎn)換成幅值信息。由文獻(xiàn)[5-7]可知相位幅值轉(zhuǎn)換模塊的性能對(duì)DSS系統(tǒng)的性能有重大影響。

因此有大量的文獻(xiàn)對(duì)相位幅值轉(zhuǎn)換模塊進(jìn)行研究,目前主要集中于兩種實(shí)現(xiàn)方法[1]:查表法和Cordic算法。

查表法如果使用相位累加器的全部輸出進(jìn)行查表,將導(dǎo)致ROM的使用量過(guò)大,如相位累加器輸出為24 bit,幅值輸出也為24 bit,那么需要的ROM容量將達(dá)到192 Mbyte。

如果采用CORDIC算法,由于CORDIC算法的精度和旋轉(zhuǎn)的次數(shù)有關(guān),旋轉(zhuǎn)的次數(shù)越多,精度就越高,如為了達(dá)到24 bit的幅值精度,需要20次以上旋轉(zhuǎn),這使得系統(tǒng)在進(jìn)行相位幅值轉(zhuǎn)換時(shí)采用更高頻的時(shí)鐘或采用更深的流水線級(jí)數(shù)。更高頻的時(shí)鐘意味著對(duì)系統(tǒng)的時(shí)序提出了更高的要求,更深的流水線級(jí)數(shù)則意味著更大的延遲。

為此本文綜合考慮ROM的使用量、運(yùn)算的速度以及面積等多方面因素,選擇使用查表法、復(fù)數(shù)旋轉(zhuǎn)和線性擬合3種方法相結(jié)合的思路設(shè)計(jì)相位幅值轉(zhuǎn)換模塊,并充分利用三角函數(shù)對(duì)稱(chēng)反對(duì)稱(chēng)的特點(diǎn)進(jìn)一步降低ROM的使用量。同時(shí)由于此技術(shù)沒(méi)有對(duì)相位累加器的輸出進(jìn)行截?cái)?所以系統(tǒng)的雜散較小,有效提高了系統(tǒng)的SFDR。

2 ROM LESS設(shè)計(jì)技術(shù)

ROM LESS設(shè)計(jì)技術(shù)是在保持DDS輸出性能不下降的基礎(chǔ)上盡量減少ROM使用量的一項(xiàng)關(guān)鍵技術(shù)[1,3]。

其中利用三角函數(shù)存在著的對(duì)稱(chēng)和反對(duì)稱(chēng)關(guān)系,將[0,2π)的相位轉(zhuǎn)換到[0,π/2),是其中最常用的方法。對(duì)于一個(gè)N-bit的相位累加器輸出,其高兩位(MSB和MSB-1)便可指示該相位所屬的象限,然后利用此象限內(nèi)正弦和余弦的正負(fù)號(hào),便可判斷是否需要將查表得到的正弦和余弦幅值進(jìn)行取反操作,如表1所示。

表1 正余弦對(duì)稱(chēng)性判斷邏輯

通過(guò)這一步的操作,[0,2π)內(nèi)的相位幅值就可由[0,π/2)內(nèi)的相位幅值轉(zhuǎn)換得到,即可以將ROM的使用量降低到1/4。

3 復(fù)數(shù)旋轉(zhuǎn)和線性擬合技術(shù)

為了進(jìn)一步降低ROM的使用量,還采用了復(fù)數(shù)旋轉(zhuǎn)和線性擬合技術(shù),這兩項(xiàng)技術(shù)的使用不僅可以有效地降低ROM的使用量,同時(shí)還可以提高輸出信號(hào)的精度,所以在下面對(duì)這兩項(xiàng)技術(shù)進(jìn)行詳細(xì)介紹。

三角函數(shù)存在下面兩個(gè)公式:

sin(x+y)=sinxcosy+cosxsiny

(1)

cos(x+y)=cosxcosy-sinxsiny

(2)

從式(1)、式(2)可以看出,如果要計(jì)算(x+y)的正弦、余弦值,需要知道x和y兩個(gè)相位的正弦、余弦值。由此計(jì)算(x+y)的正弦、余弦幅值的方法,即被稱(chēng)為復(fù)數(shù)旋轉(zhuǎn)法。

本文將[0,π/2)分為16份,將每一份起始相位的正弦、余弦幅值存放,進(jìn)一步將[0,π/32)相位的正弦、余弦幅值進(jìn)行線性擬合的方式將擬合系數(shù)存放。這樣就可以快速、高精度計(jì)算得到[0,π/32)區(qū)間內(nèi)任一角度的正弦、余弦值,然后再利用上面復(fù)數(shù)旋轉(zhuǎn)方式,進(jìn)一步計(jì)算[0,π/2)范圍之內(nèi)的正弦、余弦值。最后再利用三角函數(shù)對(duì)稱(chēng)性與反對(duì)稱(chēng)性原理,即可以計(jì)算得到[0,2π)內(nèi)所有相位正弦、余弦值。

采用以上所示的查找表、復(fù)數(shù)旋轉(zhuǎn)和線性擬合的方法,在達(dá)到相同精度的情況下,相比于查表法,僅僅以幾個(gè)乘法器的代價(jià),就可以大幅降低ROM的使用量,且可以高精度的計(jì)算出[0,2π)內(nèi)所有相位的正弦、余弦幅值。

通過(guò)將VCS仿真結(jié)果和MATLAB計(jì)算結(jié)果進(jìn)行對(duì)比,VCS仿真結(jié)果的最大誤差為±5 bit,由此計(jì)算到的等效相位截?cái)嗉s為2 bit。由此表明在采用上述方法后,在達(dá)到較高精度的同時(shí),大幅減少了ROM的使用量。

4 流水線技術(shù)

流水線技術(shù)是通用的用來(lái)提高系統(tǒng)運(yùn)行速度的方法。為了使用流水線技術(shù),必須識(shí)別并劃分系統(tǒng)中串行進(jìn)行且相互獨(dú)立的步驟。另外增加流水級(jí)數(shù)后必然會(huì)增加芯片面積,所以還必須評(píng)估增加流水級(jí)數(shù)后是否會(huì)帶來(lái)芯片面積的問(wèn)題。

首先通過(guò)前面的描述可以得到相位幅值轉(zhuǎn)換模塊,包含下面兩個(gè)關(guān)鍵步驟:

第1步 線性擬合計(jì)算y的正弦和余弦值;

第2步 復(fù)數(shù)旋轉(zhuǎn)計(jì)算(x+y)的正弦和余弦值。

通過(guò)上面的分析可以知道上面兩個(gè)步驟是相對(duì)獨(dú)立的,且第1步必須在第2步之前完成,即兩者是串行關(guān)系,所以完全可以采用流水線技術(shù)進(jìn)行。

此時(shí)采用TSMC 55 nm工藝庫(kù)進(jìn)行綜合后,發(fā)現(xiàn)其最高運(yùn)行速度為125 MHz,面積約為28 579 μm2。通過(guò)分析發(fā)現(xiàn),關(guān)鍵路徑為第1步和第2步中存在的乘法-加法運(yùn)算組合邏輯,為了進(jìn)一步提高速度,將此乘法-加法運(yùn)算的組合邏輯打斷,分為乘法組合邏輯和加法組合邏輯兩段,即各加入一級(jí)流水,重新使用TSMC 55 nm工藝庫(kù)進(jìn)行綜合,綜合結(jié)果顯示速度已可達(dá)到600 MHz,占用面積約為42 332 μm2。此時(shí)若以125 MHz進(jìn)行約束,重新綜合后面積約為32 351 μm2。3次綜合結(jié)果如表2所示。

從表2所示的綜合結(jié)果可以發(fā)現(xiàn),增加兩級(jí)流水后,系統(tǒng)的面積是原來(lái)的1.48倍,但速度卻提升到了4.8倍。若以同樣的速度進(jìn)行對(duì)比,則面積僅增加了13%,換取了更大的時(shí)序余量。

表2 3次綜合后面積對(duì)比

5 仿真結(jié)果

通過(guò)對(duì)上面技術(shù)進(jìn)行分析,最終采用查表法、復(fù)數(shù)旋轉(zhuǎn)、線性擬合相結(jié)合的方法設(shè)計(jì)了DDS的數(shù)字IP核,并進(jìn)行了仿真,圖2為數(shù)字IP核正交輸出的時(shí)域波形圖,圖3為使用MATLAB對(duì)仿真得到的數(shù)據(jù)進(jìn)行FFT變換得到的頻域波形。

從圖3可以看出,該DDS數(shù)字IP核的SFDR大于110 dB,且?guī)缀鯖](méi)有雜散產(chǎn)生,有效提高了系統(tǒng)的信噪比。

圖2 數(shù)字IP核輸出的時(shí)域波形

圖3 數(shù)字IP核的SFDR仿真

6 總結(jié)

本文通過(guò)綜合運(yùn)用查表法、復(fù)數(shù)旋轉(zhuǎn)和線性擬合的方法設(shè)計(jì)相位幅值轉(zhuǎn)換模塊,大幅降低了對(duì)ROM的使用量(小于1 kbyte),有效降低了等效的相位截?cái)郻it數(shù)。仿真結(jié)果表明所設(shè)計(jì)的DDS,其輸出信號(hào)的SFDR大于110 dB,達(dá)到了較高的精度。同時(shí)通過(guò)將關(guān)鍵路徑的流水線處理,其運(yùn)行時(shí)鐘提高到600 MHz,滿足了項(xiàng)目在速度方面的要求。后續(xù)若采用超前進(jìn)位鏈加法器、乘法器單元流水線技術(shù)等可以進(jìn)一步提高系統(tǒng)的工作速度。

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DesignofHighPrecisionDDSIP

ZHANGKexin*,YUJian

(Institute of Electronic and Electrical Engineering,Changzhou College of Information Technology,Changzhou Jiangsu 213164,China)

A high precision DDS(Direct Digital Synthesizer)is designed to satisfy the radar system which used loop-tap,complex multiplier,linear fitting to increase the SFDR(Spurious Free Dynamic Range). When the phase adder is 24 bit width,the used capacity of ROM is less than 1 kbyte. The simulation results show that the SFDR is greater than 110 dB,and the phase truncation is about 2 bit. So the used capacity of ROM is greatly reduced and the bit of phase truncation is also reduced,the requirement of design is achieved. After design compile using TSMC 55 nm technology,the speed can achieve 600 MHz,it also satisfies the demand of radar system.

DDS;high precision;complex multiplier;linear fitting;pipeline

10.3969/j.issn.1005-9490.2017.06.025

2016-10-31修改日期2017-01-09

TN74

A

1005-9490(2017)06-1456-03

張科新(1981-)男,漢族,江蘇常州人,常州信息職業(yè)技術(shù)學(xué)院,講師,主要從事集成電路設(shè)計(jì)、半導(dǎo)體物理與器件等專(zhuān)業(yè)方向的研究,zkxwang1006@163.com;

余建(1981-)男,漢族,重慶人,常州信息職業(yè)技術(shù)學(xué)院,講師,主要從事集成電路設(shè)計(jì)、半導(dǎo)體工藝等專(zhuān)業(yè)方向的研究。