高 寧，桂江華，吳 江

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無(wú)錫 214072）

一種改進(jìn)型盲過(guò)采樣時(shí)鐘數(shù)據(jù)恢復(fù)電路

高 寧，桂江華，吳 江

（中國(guó)電子科技集團(tuán)公司第五十八研究所，江蘇 無(wú)錫 214072）

設(shè)計(jì)一種改進(jìn)型盲過(guò)采樣時(shí)鐘數(shù)據(jù)恢復(fù)電路。電路主要由并行過(guò)采樣、濾波整形、鑒相編碼和數(shù)據(jù)選擇等模塊組成。提出的濾波整形電路可以有效改善采樣數(shù)據(jù)流，讓電路擁有更高的抑制噪聲和干擾的能力。與鑒相編碼電路組合工作，可以使整個(gè)時(shí)鐘數(shù)據(jù)恢復(fù)電路的誤碼率更低，相位鎖定時(shí)間更短。

盲過(guò)采樣；時(shí)鐘數(shù)據(jù)恢復(fù)；鑒相編碼電路

1 引言

許多高速有線數(shù)據(jù)傳輸系統(tǒng)中都會(huì)用到時(shí)鐘數(shù)據(jù)恢復(fù)電路，如光通信系統(tǒng)、背板數(shù)據(jù)鏈路和芯片到芯片互連。CDR的作用是從接收到的畸變信號(hào)中提取傳輸?shù)拇袛?shù)據(jù)，并恢復(fù)相關(guān)時(shí)鐘的定時(shí)信息[1]。接收端接收到的串行數(shù)據(jù)疊加了外界噪聲和干擾，接收端在恢復(fù)串行信號(hào)時(shí)，若要正確恢復(fù)出數(shù)據(jù)，必須選擇最佳的采樣和判決時(shí)刻，從而保證最小的誤碼率。針對(duì)這種情況，時(shí)鐘數(shù)據(jù)恢復(fù)電路必須具備抑制噪聲、干擾的能力。

盲過(guò)采樣時(shí)鐘數(shù)據(jù)恢復(fù)的技術(shù)差別主要體現(xiàn)在數(shù)據(jù)恢復(fù)邏輯的實(shí)現(xiàn)方式上。而數(shù)據(jù)恢復(fù)邏輯主要有兩種技術(shù)：多數(shù)判決(Majority Decision Rule)[2～6]和鑒相編碼[7～9]。多數(shù)判決方式需要消耗一定的數(shù)據(jù)位用于相位統(tǒng)計(jì)，以便選擇正確的采樣數(shù)據(jù)作為恢復(fù)數(shù)據(jù)，需要消耗一定的時(shí)間用于鎖定；鑒相編碼方式不同于多數(shù)判決，有更大的計(jì)算量，數(shù)字實(shí)現(xiàn)也更加復(fù)雜，但是鎖定迅速。多數(shù)判決方式要求輸入數(shù)據(jù)率與本地采樣頻率一致才可以保證正確地恢復(fù)數(shù)據(jù)；而鑒相編碼方式則允許兩者之間存在一定的頻率偏差，所以適用范圍更廣。鑒相編碼電路也存在著一些重要問(wèn)題，如采樣數(shù)據(jù)流里面的不平滑會(huì)嚴(yán)重影響數(shù)據(jù)恢復(fù)。

本文對(duì)鑒相編碼電路進(jìn)行改進(jìn)，配合濾波整形電路，讓時(shí)鐘數(shù)據(jù)電路擁有更好的抑制噪聲和干擾的能力。

2 電路設(shè)計(jì)

如圖1所示，盲過(guò)采樣數(shù)據(jù)恢復(fù)電路主要分為接收器電路和數(shù)據(jù)恢復(fù)電路兩個(gè)部分。接收器電路采用空間過(guò)采樣[4]可以減少對(duì)本地時(shí)鐘頻率的要求，實(shí)現(xiàn)方法基于鎖相環(huán)（PLL）[1]，這里的過(guò)采樣倍數(shù)N選擇為5。

圖1 盲過(guò)采樣數(shù)據(jù)恢復(fù)電路結(jié)構(gòu)

時(shí)鐘數(shù)據(jù)恢復(fù)電路采用改進(jìn)型的鑒相編碼方式實(shí)現(xiàn)數(shù)據(jù)的恢復(fù)，同時(shí)加入濾波整形電路。

3 主要電路模塊

3.1 濾波整形電路

多路平行過(guò)采樣模塊對(duì)輸入信號(hào)Din進(jìn)行5倍過(guò)采樣，PLL提供等相差的5個(gè)采樣時(shí)鐘采樣，產(chǎn)生5位的采樣數(shù)據(jù)流 Bit1、Bit2……Bit5，PBit1、PBit2、……PBit5表示前一采樣數(shù)據(jù)流，LBit1、LBit2、……LBit5表示下一采樣數(shù)據(jù)流。

采樣數(shù)據(jù)流不經(jīng)過(guò)整形直接傳入后級(jí)進(jìn)行邊沿檢測(cè)會(huì)有很大的問(wèn)題，一些信號(hào)因?yàn)樵肼暫透蓴_的影響，使得原本的低電平疊加噪聲和干擾變成了高電平，有些高電平因?yàn)閭鬏數(shù)乃p被判決為低電平，所以采樣數(shù)據(jù)流必須經(jīng)過(guò)濾波整形之后再送到后級(jí)，才能較好地實(shí)現(xiàn)時(shí)鐘數(shù)據(jù)恢復(fù)。

通過(guò)上面的表述也可以看到，采樣數(shù)據(jù)由高電平判決為低電平，低電平誤判為高電平之后，往往都與周圍至少1個(gè)采樣數(shù)據(jù)是相異的，將判決錯(cuò)誤的情況做一個(gè)統(tǒng)計(jì)，這里只考慮5倍過(guò)采樣的采樣數(shù)據(jù)中有1個(gè)數(shù)據(jù)出現(xiàn)錯(cuò)誤的可能性，出現(xiàn)2個(gè)誤碼的可能性極低，這里不作考慮。

按圖2所示，將3組采樣數(shù)據(jù)相加，得到HxLx（x為1、2……5），如果當(dāng)前整形的數(shù)據(jù)為突變數(shù)據(jù)，假設(shè)為1，那么左右數(shù)據(jù)都為0，此時(shí)HxLx為01，那么Hx即為整形數(shù)據(jù)應(yīng)該輸出的數(shù)據(jù)0；如果當(dāng)前整形數(shù)據(jù)為突變數(shù)據(jù)0，那么左右數(shù)據(jù)都為1，此時(shí)HxLx為10，那么Hx仍為整形數(shù)據(jù)應(yīng)該輸出的數(shù)據(jù)1。下面的加權(quán)判決電路即為一個(gè)數(shù)據(jù)選擇模塊，將整形后的5 bit采樣數(shù)據(jù)輸出到寄存器中。

圖2 濾波整形電路實(shí)現(xiàn)原理圖

通過(guò)這個(gè)電路對(duì)采樣數(shù)據(jù)流的濾波整形，消除了其中的畸變采樣數(shù)據(jù)，使得整個(gè)采樣數(shù)據(jù)流變得更加平滑，之后再加上邊沿檢測(cè)電路對(duì)整形之后的采樣數(shù)據(jù)流進(jìn)行跳變沿的檢測(cè)，并將每位采樣數(shù)據(jù)進(jìn)行編碼，完成對(duì)采樣數(shù)據(jù)流的重定時(shí)，最終加上數(shù)據(jù)恢復(fù)電路，根據(jù)所得編碼選擇合適的采樣時(shí)鐘作為最佳采樣恢復(fù)點(diǎn)，進(jìn)而恢復(fù)出有效數(shù)據(jù)。

3.2 改進(jìn)型鑒相編碼電路

該電路采用鑒相編碼的方式來(lái)實(shí)現(xiàn)時(shí)鐘數(shù)據(jù)恢復(fù)。

經(jīng)過(guò)濾波整形之后的采樣數(shù)據(jù)流送至鑒相編碼電路，如圖3所示，采樣數(shù)據(jù)流先進(jìn)行邊沿檢測(cè)（鑒相），如果采樣數(shù)據(jù)A與采樣數(shù)據(jù)B不同，則將采樣數(shù)據(jù)B標(biāo)記為1，否則標(biāo)記為0，這樣就完成了邊沿檢測(cè)（鑒相），對(duì)每個(gè)采樣數(shù)據(jù)進(jìn)行標(biāo)記。之后根據(jù)對(duì)采樣數(shù)據(jù)的標(biāo)記進(jìn)行編碼，當(dāng)標(biāo)記為1時(shí)，編碼為10000，當(dāng)標(biāo)記為0，依次移位，當(dāng)移位到00001時(shí)，如果下一個(gè)采樣數(shù)據(jù)標(biāo)記為1時(shí)，編碼為10000，如果下一個(gè)采樣數(shù)據(jù)依舊標(biāo)記為0時(shí)，則繼續(xù)移位為10000。在數(shù)據(jù)選擇階段，選擇兩個(gè)10000編碼之間的位置作為最佳采樣點(diǎn)，減少錯(cuò)誤發(fā)生的可能。

最佳采樣點(diǎn)都會(huì)有一個(gè)編號(hào)，在理想情況下，應(yīng)該一直為固定的00100，因?yàn)樵肼暤母蓴_，在去除噪聲的過(guò)程中，采樣數(shù)據(jù)流會(huì)進(jìn)行相應(yīng)的調(diào)整，最佳采樣點(diǎn)會(huì)發(fā)生變化；如果輸入數(shù)據(jù)的數(shù)據(jù)率與CDR采樣時(shí)鐘的頻率不一致時(shí)，也會(huì)導(dǎo)致最佳采樣點(diǎn)的變化。這個(gè)時(shí)候可以對(duì)采樣點(diǎn)進(jìn)行統(tǒng)計(jì)，記錄實(shí)際采樣點(diǎn)與理想采樣點(diǎn)的偏離程度與趨勢(shì)，對(duì)于噪聲引起的采樣點(diǎn)變化，在整形過(guò)程中將去除噪聲的位置做標(biāo)記，在采樣點(diǎn)統(tǒng)計(jì)時(shí)不做統(tǒng)計(jì)。

如果采樣點(diǎn)規(guī)律性偏向01000，則說(shuō)明輸入數(shù)據(jù)的數(shù)據(jù)率高于CDR采樣時(shí)鐘的頻率，反之，則說(shuō)明輸入數(shù)據(jù)的數(shù)據(jù)率不高于CDR采樣時(shí)鐘的頻率。

在對(duì)采樣點(diǎn)做監(jiān)測(cè)時(shí)，只有采樣位置為00100、01000時(shí)，電路才做采樣，而采樣位置為10000則為異常，不做采樣操作。

當(dāng)輸入數(shù)據(jù)由于頻率抖動(dòng)或者噪聲疊加時(shí)，從圖3中可以看出，在不理想的情況下依舊可以正確地恢復(fù)出數(shù)據(jù)。

圖3 鑒相編碼

4 仿真結(jié)果

本文將采用偽隨機(jī)序列對(duì)盲過(guò)采樣時(shí)鐘數(shù)據(jù)恢復(fù)電路進(jìn)行測(cè)試，這里的偽隨機(jī)序列由線性反饋移位寄存器(LinearFeedbackShiftRegisters,LFSR)結(jié)構(gòu)實(shí)現(xiàn)。

從圖4可以看到，在串行輸入的數(shù)據(jù)DIN中存在著一些畸變，這些畸變信號(hào)在過(guò)采樣之后如果不經(jīng)過(guò)處理會(huì)嚴(yán)重影響后級(jí)的邊沿檢測(cè)（鑒相）。經(jīng)過(guò)設(shè)計(jì)的電路處理之后可以看到，輸出的波形平滑，恢復(fù)的數(shù)據(jù)也完全正確。

經(jīng)過(guò)上述仿真，盲過(guò)采樣時(shí)鐘數(shù)據(jù)恢復(fù)電路功能完備，性能可靠，將電路在Altera公司的FPGA內(nèi)用邏輯分析儀進(jìn)行驗(yàn)證。經(jīng)過(guò)FPGA驗(yàn)證（見圖6），當(dāng)輸入信號(hào)的數(shù)據(jù)率達(dá)到100 Mbps時(shí)，數(shù)據(jù)恢復(fù)完全正確。

圖4 偽隨機(jī)序列仿真結(jié)果

圖5 時(shí)鐘數(shù)據(jù)恢復(fù)仿真

圖6 FPGA原型驗(yàn)證結(jié)果

5 總結(jié)

本文設(shè)計(jì)的改進(jìn)型盲過(guò)采樣時(shí)鐘數(shù)據(jù)恢復(fù)電路，其鑒相編碼電路具備相位偏移監(jiān)測(cè)功能，配合濾波整形電路，使得這樣的時(shí)鐘數(shù)據(jù)恢復(fù)具有更廣的適用范圍，對(duì)于連續(xù)字有很高的容忍度，能夠很快地鎖定并恢復(fù)出數(shù)據(jù)，同時(shí)還具有很高的抗噪性能，大大降低數(shù)據(jù)恢復(fù)的誤碼率（BER），完成突發(fā)模式下的數(shù)據(jù)恢復(fù)。

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A Improved Blind Oversampling Clock and Data Recovery Circuit

GAO Ning,GUI Jianghua,WU Jiang
（China Electronics Technology Group Corporation No.58 Research Institute,Wuxi 214072,China）

This is a improved blind oversampling clock and data recovery circuit.The circuit mainly contains parallel oversampling module,filtering and shaping circuit,phase detector and encoding circuit,data selection module.The filtering and shaping circuit can effectively improve the mutations in the sampling data stream,so that the circuit has a higher abilityto suppress noise and disturbing,combined with phase detector and encoding circuit,the clockanddata recoverycircuitcangeta lower BERandshorter phase-lockingtime.

blindoversampling;clockanddata recovery(CDR);phase detector andencodingcircuit

TN402

A

1681-1070（2017）12-0023-03

2017-08-30

高 寧（1989—），男，江蘇無(wú)錫人，碩士學(xué)歷，現(xiàn)在中國(guó)電子科技集團(tuán)公司第五十八研究所從事集成電路開發(fā)工作。