茍銘澤，崔少輝

（陸軍工程大學(xué)導(dǎo)彈工程系，河北 石家莊 050003）

PXIe總線可重構(gòu)測試儀器設(shè)計(jì)

茍銘澤，崔少輝

（陸軍工程大學(xué)導(dǎo)彈工程系，河北 石家莊 050003）

對傳統(tǒng)的通用自動測試系統(tǒng)以及基于現(xiàn)場可編程門陣列的可重構(gòu)儀器的工作原理和框架結(jié)構(gòu)進(jìn)行了研究。針對當(dāng)前傳統(tǒng)通用自動測試系統(tǒng)體積龐大、矩陣開關(guān)多、易造成儀器損壞、測試效率低等缺點(diǎn)，以通用自動測試系統(tǒng)和可重構(gòu)儀器的設(shè)計(jì)理念為基礎(chǔ)，提出了一種PXIe總線可重構(gòu)儀器方案。該儀器采用“核心塊+功能塊”的框架結(jié)構(gòu)，以現(xiàn)場可編程門陣列組成的可重配置結(jié)構(gòu)為核心，采用AS配置方式，通過PXIe總線實(shí)現(xiàn)測試儀器與PC機(jī)的通信，設(shè)計(jì)了數(shù)字萬用表、信號發(fā)生器及頻率計(jì)等功能模塊。利用SOPC Builder創(chuàng)建Nios II處理器系統(tǒng)，設(shè)計(jì)了配置選擇器，實(shí)現(xiàn)了各個(gè)功能模塊的集成、選擇及切換。該儀器有效簡化了系統(tǒng)結(jié)構(gòu)，減小了儀器接口的冗余度以及開關(guān)數(shù)量，降低了測試成本，提高了測試效率，同時(shí)也使得操作更加靈活和方便。

自動測試系統(tǒng)；可重構(gòu)儀器；PXIe總線；現(xiàn)場可編程門陣列；Nios II處理器

0 引言

傳統(tǒng)的通用自動測試系統(tǒng)（automatic test system，ATS）采用平臺加適配器的共享資源構(gòu)架。接口適配器和測試流程是專用的［1］，它通過開關(guān)系統(tǒng)分配測試通道和資源，在一定程度上實(shí)現(xiàn)了測試系統(tǒng)的模塊化，也提高了通用性。但因傳統(tǒng)系統(tǒng)具有大量復(fù)雜的信號接口和矩陣開關(guān)，使其體積龐大、維護(hù)困難，而且存在測試資源競爭、開關(guān)延時(shí)等問題。Teradyne公司提出了模擬集成子系統(tǒng)［2］，旨在減少矩陣開關(guān)數(shù)量，使得每路測試通道具有全部功能模塊的測試能力，從而提高儀器集成度和通用性［3］。其核心正是可重構(gòu)的模擬測試儀器。

本文結(jié)合傳統(tǒng)ATS、可重構(gòu)儀器技術(shù)及PXIe總線標(biāo)準(zhǔn)的各自特點(diǎn)，采用“核心塊+功能塊”的多塊框架結(jié)構(gòu)［4］，以Cyclone IV芯片作為可重構(gòu)核心芯片，以數(shù)字萬用表、信號發(fā)生器及頻率計(jì)為功能模塊，設(shè)計(jì)了一種可重構(gòu)PXIe測試儀器。

1 總體設(shè)計(jì)方案

1.1 FPGA可重構(gòu)儀器

現(xiàn)場可編程邏輯門陣列（field programmable gatearray，F(xiàn)PGA）具有分時(shí)復(fù)用自身內(nèi)部邏輯資源的特點(diǎn)［5］，加之其可以反復(fù)編程重配置，使儀器的設(shè)計(jì)和使用具備了更大的靈活性。

以FPGA為核心的可重構(gòu)儀器技術(shù)，不僅可以減小儀器的體積和功耗，而且可以使儀器的通用性和靈活性得到提高。FPGA已成為測試儀器技術(shù)發(fā)展的重要方向之一。

1.2 基于PXIe總線的測試儀器設(shè)計(jì)理念

目前，PXI總線技術(shù)已經(jīng)被多數(shù)儀器設(shè)備采用，具有通用基礎(chǔ)，但它在帶寬和電氣架構(gòu)上仍存在短板［6］。為了解決這些問題，提出了PXIe總線。PXIe技術(shù)是PCIe在儀器領(lǐng)域的擴(kuò)展，也是PXI測試總線的進(jìn)一步發(fā)展。其在軟硬件上和PXI完全兼容，帶寬較PXI而言，從 132 MB/s 提高到 6 GB/s［7］，在測試領(lǐng)域有很好的表現(xiàn)。它不僅在帶寬上較PXI有了很大的飛躍，優(yōu)化了電氣架構(gòu)上的不足，還可以在插槽上與PXI混合使用，這大大提高了其通用性。

1.3 儀器的硬件框架設(shè)計(jì)

本文設(shè)計(jì)的可重構(gòu)儀器硬件包括重構(gòu)核心模塊（主要是FPGA）、功能模塊、外圍電路、PXIe接口電路和 PXIe控制器（如計(jì)算機(jī)）等［8］。

系統(tǒng)總體設(shè)計(jì)框圖如圖1所示。

圖1 系統(tǒng)總體設(shè)計(jì)框圖Fig.1 Overall design of the system

重構(gòu)核心模塊中的控制單元使用Nios II嵌入式處理器。該處理器不但可以節(jié)約電路板面積，而且具有很強(qiáng)的兼容性和極大的靈活性。

使用Cyclone IV FPGA芯片作為邏輯控制的主控器件，它負(fù)責(zé)完成儀器功能邏輯的集成、對功能模塊的控制與數(shù)據(jù)傳輸，以及通過Avalon總線與控制單元Nios II的通信。

功能模塊由信號發(fā)生器、數(shù)字萬用表、頻率計(jì)等主要功能硬件電路和一些相應(yīng)的外圍電路（A/D、D/A、信號調(diào)理電路、同步電路等）構(gòu)成。它們的作用是在功能邏輯的控制下實(shí)現(xiàn)相應(yīng)的儀器測試功能。

PXIe接口電路以及PXIe控制器使用已有的PXIe機(jī)箱和計(jì)算機(jī)即可。它們主要的功能就是完成總線通信、數(shù)據(jù)傳輸以及人機(jī)界面交互。

2 重構(gòu)文件在FPGA的配置方式

FPGA具有可多次反復(fù)編程的特點(diǎn)，可重構(gòu)技術(shù)正是以此為基礎(chǔ)，使FPGA內(nèi)部的邏輯資源以時(shí)分復(fù)用的方式重新加載配置信息來改變系統(tǒng)邏輯，從而實(shí)現(xiàn)電路功能模塊的功能。重構(gòu)文件在FPGA的配置方式關(guān)系到重構(gòu)的效率和性能。

Altera公司的Cyclone系列FPGA配置方式除了聯(lián)合測試行動組（joint test action group，JTAG）方式外，根據(jù)配置文件時(shí)的主被動關(guān)系和配置數(shù)據(jù)的位寬，還有主動串行（active serial，AS）、被動串行（passive serial，PS）、主動并行（active parallel，AP）、快速被動并行（fast passive parallel，F(xiàn)PP）等方式。本文在AS方式下用可擦除可編程配置存儲器（erasable programmable configurable serial，EPCS）對FPGA進(jìn)行文件的配置。在這種配置方式下，F(xiàn)PGA作為主控芯片，通過發(fā)送信號從EPCS中讀取配置文件，而且其內(nèi)部的晶振可提供時(shí)鐘，所以不再需要額外搭建配置時(shí)鐘電路，從而節(jié)約了電路板面積。

EPCS所需要的時(shí)鐘信號由FPGA的DCLK口提供；其片選信號由NCSO口發(fā)送給nCS口，當(dāng)其電平為低時(shí)有效；數(shù)據(jù)輸出、地址和讀寫指令的接收由ASDO口負(fù)責(zé)控制；EPCS的DATA信號經(jīng)由DATA0口將配置文件數(shù)據(jù)傳輸給FPGA。當(dāng)EPCS在向FPGA傳輸配置文件數(shù)據(jù)時(shí)，在一個(gè)時(shí)鐘周期內(nèi)，傳輸1 bit的文件數(shù)據(jù)。

當(dāng)FPGA讀取存儲在EPCS中的數(shù)據(jù)時(shí)，nCS口被拉低，選中EPCS。然后FPGA通過DCLK口的前8個(gè)時(shí)鐘脈沖，向EPCS的ASDI口輸入讀操作碼b0000 0011［9］；之后輸入 3 B 的地址（A［23：0］）。每個(gè)地址位在時(shí)鐘脈沖上升沿有效。地址輸入完畢后，所選地址中存儲單元的內(nèi)容由DATA引腳串行輸出（最高位在前）至FPGA。

3 可重構(gòu)的實(shí)現(xiàn)

根據(jù)在進(jìn)行重構(gòu)時(shí)FPGA是否處于運(yùn)行狀態(tài)，可重構(gòu)可以分為動態(tài)可重構(gòu)和靜態(tài)可重構(gòu)。本文選用的是動態(tài)可重構(gòu)技術(shù)，即當(dāng)FPGA在運(yùn)行時(shí)對其進(jìn)行重構(gòu)文件的配置。

為了能夠順利快捷地實(shí)現(xiàn)可重構(gòu)，方便用戶通過PC機(jī)界面快捷地選擇、加載以及運(yùn)行不同的功能模塊，本文利用SOPC Builder設(shè)計(jì)了一個(gè)配置選擇器。可重構(gòu)儀器的功能電路是通用化的設(shè)計(jì)，因此實(shí)現(xiàn)儀器可重構(gòu)功能的關(guān)鍵是FPGA的重配置，也就是配置選擇器SOPC系統(tǒng)的實(shí)現(xiàn)。它的運(yùn)行過程是：上電后配置功能選擇器率先運(yùn)行，掃描存儲在EPCS中的功能模塊程序，用戶通過上位機(jī)或者按鍵選擇某一功能模塊后，選擇器控制FPGA的引腳，輸出對EPCS的操作碼、地址等信息，讀取相應(yīng)的硬件配置文件和軟件。配置選擇器原理如圖2所示。

圖2 配置選擇器原理圖Fig.2 Schematic diagram of the configuration selector

EPCS Serial Flash Controller IP核允許Nios II訪問EPCS，再加上Nios II IDE中HAL系統(tǒng)庫的驅(qū)動程序，用戶就可以使用HAL API來對EPCS進(jìn)行讀和寫。該IP核可以使Nios II系統(tǒng)把主程序代碼存入EPCS。

SOPC Builder可以根據(jù)用戶的不同需求，靈活、方便地定制Nios II處理器。Alteral還為用戶提供了大量的IP核，不僅提高了外設(shè)的性能，也使得開發(fā)速度和效率有了很大提升。除此之外，用戶可以自己使用Verilog定制IP核或使用第三方提供的IP核。

利用SOPC Builder對配置選擇器所需的IP資源進(jìn)行配置和添加，并通過Avalon Switch Fabric總線互連起來。通過“Auto-Assign Base Address”為每個(gè)組件分配基地址，通過“Auto-Assign IRQ”為可以產(chǎn)生中斷的從設(shè)備分配中斷優(yōu)先級。最終的配置功能用于對系統(tǒng)各組件的地址空間與中斷進(jìn)行安排。

4 功能配置選擇器軟件的設(shè)計(jì)

配置選擇器軟件流程如圖3所示。

圖3 配置選擇器軟件流程圖Fig.3 Software flowchart of configuration selector

前文介紹了配置選擇器硬件系統(tǒng)的搭建，在此基礎(chǔ)上，還需要進(jìn)行軟件的設(shè)計(jì)。Nios II IDE是Nios II處理器的基本軟件開發(fā)工具，它在Nios II軟核內(nèi)編寫C程序控制系統(tǒng)的運(yùn)行［10］。在本文中，Nios II系統(tǒng)的主要任務(wù)就是進(jìn)行可重構(gòu)的配置選擇，其中包括了接收上位機(jī)發(fā)出的選擇控制指令、切換及運(yùn)行各儀器功能模塊。當(dāng)用戶在上位機(jī)界面選擇了某一功能后，Nios II系統(tǒng)就會調(diào)用HAL庫中相應(yīng)的硬件驅(qū)動，以實(shí)現(xiàn)對硬件的控制。

5 結(jié)束語

本文在借鑒通用ATS和FPGA可重構(gòu)技術(shù)的基礎(chǔ)上，設(shè)計(jì)了一種基于FPGA的PXIe總線可重構(gòu)測試儀器方案。本方案中，F(xiàn)PGA重構(gòu)文件的配置方式采用AS模式，重構(gòu)系統(tǒng)的運(yùn)行由Nios II處理器進(jìn)行控制，并在其中構(gòu)建了配置選擇器來選擇重構(gòu)文件進(jìn)行配置。PXIe總線進(jìn)行數(shù)據(jù)通信，它具有良好的傳輸性能和較強(qiáng)的通用性。該方案較傳統(tǒng)ATS而言，簡化了儀器結(jié)構(gòu)，減小了儀器體積和矩陣開關(guān)的數(shù)量；在集成度、通用性和靈活性方面也有了較大提高。

［1］劉森.ATE可重構(gòu)儀器資源研制［D］.哈爾濱：哈爾濱工業(yè)大學(xué)，2013.

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［3］李世斌.端子功能可配置ATE儀器資源模塊研制［D］.哈爾濱：哈爾濱工業(yè)大學(xué)，2015.

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Design of the PXIe Bus Reconfigurable Test Instrument

GOU Mingze，CUI Shaohui
（Missile Engineering Department，PLA Army Engineering University，Shijiazhuang 050003，China）

The operational principles and frame structures of traditional automatic test systems and FPGA-based reconfigurable instruments are researched.To solve the shortcomings of currently common used automatic test systems，such as the huge volume，large amount of matrix switches，easily occurred short circuit and low test efficiency，on the basis of the concept of the general automatic test system and reconfigurable instrument，a scheme of the reconfigurable instrumen based on PXIe bus standard is proposed.In the instrument，the “core module+function module”structure is used，with the reconfigurable structure consisting of field programmable gate array as the core，and the AS configuration mode is adopted;the communication between instrument and PC is realized by PXIe bus.In addition，some functional modules are designed，such as the DMM，signal generator and the frequency meter，etc.A Nios II processor system is built by SOPC Builder to integrate these functional modules，and a configuration selector is designed to achieve the integration，selection and switchover of various function modules.This instrument effectively simplifies the system structure，reduces the redundancy of interfaces and the number of switches，as well as improves the test efficiency，decreases the test cost and offers more flexible operation.

Automatic test system；Reconfigurable instrument；PXIe bus；Field programmable gate array；Nios II processor

TH70；TP216

A

10.16086／j.cnki.issn1000-0380.201711017

修改稿收到日期：2017-04-12

茍銘澤（1992—），男，在讀碩士研究生，主要從事裝備測試技術(shù)及儀器方向的研究。E-mail：goumingze@163.com。崔少輝(通信作者)，男，博士，教授，博士生導(dǎo)師，主要從事自動測試技術(shù)方向的研究。E-mail：cuish@163.com。