金帥　韓連剛　謝錫海

摘 要： 由于芯片頻率的提高，現(xiàn)今高速PCB設(shè)計(jì)的信號(hào)完整性問(wèn)題的分析已經(jīng)成為不可忽略的關(guān)鍵環(huán)節(jié)。以FPGA控制DDR3 SDRAM讀寫(xiě)數(shù)據(jù)的高速PCB板為硬件平臺(tái)，論述高速PCB設(shè)計(jì)中的反射、串?dāng)_等信號(hào)完整問(wèn)題并以Cadence公司的SPECCTRAQuest仿真器作為仿真工具，提出并驗(yàn)證了抑制反射和串?dāng)_的方法。仿真結(jié)果表明，端接電阻可抑制反射，且不同端接方式以及驅(qū)動(dòng)端頻率不同，抑制反射的效果有所不同；改變布線(xiàn)間距及走線(xiàn)長(zhǎng)度可抑制串?dāng)_。通過(guò)布線(xiàn)前和布線(xiàn)后的仿真來(lái)指導(dǎo)PCB的設(shè)計(jì)，保證了硬件平臺(tái)的正常工作。

關(guān)鍵詞： 高速PCB； 信號(hào)完整性； FPGA； 反射； 串?dāng)_

中圖分類(lèi)號(hào)： TN911.6?34； TN919 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2017）22?0010?04

Abstract： As the chip frequency increases， the signal integrity analysis in today′s high?speed PCB design has become the key link that cannot be ignored. Taking the high?speed PCB as the hardware platform， in which FPGA controls the reading and writing data of DDR3 SDRAM， the signal integrity problems of reflection and crosstalk in high?speed PCB design are elaborated. With the SPECCTRAQuest simulator made by Cadence Company as the simulation tool， the method of suppressing the reflection and crosstalk is put forward and verified. The simulation results show that the terminating resistor can suppress reflection， and the suppression effect varies with different termination modes and different frequencies of the drive end； changing the wire routing interval and wiring length can suppress crosstalk. The simulation experiments before and after wire routing were performed to guide the PCB design， so as to ensure the normal running of the hardware platform.

Keywords： high?speed PCB； signal integrity； FPGA； reflection； crosstalk

0 引 言

隨著現(xiàn)代電子科技的迅速發(fā)展，不僅電子芯片的集成度越來(lái)越高，而且其時(shí)鐘頻率也越來(lái)越高[1]，傳統(tǒng)PCB設(shè)計(jì)很少借助仿真工具，主要參考芯片廠(chǎng)商提供的設(shè)計(jì)，再結(jié)合設(shè)計(jì)者的經(jīng)驗(yàn)進(jìn)行設(shè)計(jì)，但是各種信號(hào)完整性問(wèn)題[2]貫穿于高速PCB設(shè)計(jì)的始末，這給電子工程師設(shè)計(jì)較高速率的電路板帶來(lái)了極大的挑戰(zhàn)。為了應(yīng)對(duì)這些挑戰(zhàn)利用仿真工具對(duì)高速電路板進(jìn)行仿真，由于仿真是在最差的環(huán)境條件下進(jìn)行的，所以實(shí)際投入生產(chǎn)的電路板在性能等各方面是優(yōu)于仿真情況的，因此PCB布線(xiàn)前及布線(xiàn)后進(jìn)行仿真是非常必要且有效的。本文仿真對(duì)象是Xilinx公司的kintex 7系列FPGA芯片以及Micron公司的DDR3 SDRAM所組成的硬件平臺(tái)。利用Cadence SPECCTRAQuest來(lái)完成該硬件平臺(tái)PCB的設(shè)計(jì)以及信號(hào)完整性分析。

1 硬件平臺(tái)組成

本文主要研究的硬件平臺(tái)是通過(guò)FPGA控制器來(lái)實(shí)現(xiàn)對(duì)DDR3 SDRAM進(jìn)行數(shù)據(jù)讀寫(xiě)的PCB板。

1.1 FPGA芯片

本系統(tǒng)的控制模塊選擇Xilinx公司的XC7K325T?2FFG676I芯片。它具有25 475個(gè)LAB/CLB，326 080個(gè)邏輯單元，250個(gè)I/O數(shù)以及16 404 480位總RAM，具有高速處理數(shù)據(jù)的能力，可以滿(mǎn)足大多數(shù)信號(hào)處理的需求。

1.2 DDR3 SDRAM

SDRAM選擇Micron公司的MT41K512M8RH?125IT芯片，它的容量為4 Gb，本系統(tǒng)用兩片SDRAM實(shí)現(xiàn)8 Gb容量，用FPGA控制器可以實(shí)現(xiàn)每個(gè)地址中數(shù)據(jù)的讀寫(xiě)操作。

2 信號(hào)完整性的傳輸線(xiàn)理論

傳輸線(xiàn)是指?jìng)鬏旊娏鞯挠行盘?hào)回流的信號(hào)線(xiàn)。在PCB中，傳輸線(xiàn)的結(jié)構(gòu)是導(dǎo)體附著或嵌入在絕緣體上，導(dǎo)體是銅箔，絕緣體是FR4，常見(jiàn)的傳輸線(xiàn)結(jié)構(gòu)有微帶線(xiàn)（Microstrip）和帶狀線(xiàn)（Stripline）結(jié)構(gòu)，如圖1所示。

式中：h是傳輸線(xiàn)的介質(zhì)厚度；w是傳輸線(xiàn)的寬度；t是走線(xiàn)的厚度；[εr]是介電常數(shù)。由式（1）、式（2）可知走線(xiàn)阻抗與介質(zhì)的厚度成正比，與介電常數(shù)、走線(xiàn)厚度和寬度成反比。微帶線(xiàn)結(jié)構(gòu)中信號(hào)線(xiàn)周?chē)膱?chǎng)與電源和地平面之間的場(chǎng)不耦合，是PCB頂層或者底層的走線(xiàn)。由于空氣的介電常數(shù)與線(xiàn)路板相比稍低，信號(hào)在微帶線(xiàn)上的傳輸速率較快。帶狀線(xiàn)位于PCB的中間區(qū)域，它是被介質(zhì)材料包裹在中間，其傳輸速率不如微帶線(xiàn)快，但是由于信號(hào)線(xiàn)在兩個(gè)平面之間，可以減少電路板的輻射對(duì)于單端的PCB走線(xiàn)阻抗。endprint

3 信號(hào)完整性問(wèn)題

信號(hào)完整性是指信號(hào)在傳輸線(xiàn)上由一端傳輸?shù)搅硪欢撕蟮男盘?hào)質(zhì)量[4]。最常見(jiàn)的信號(hào)完整性問(wèn)題有反射、串?dāng)_、EMC。本文著重介紹通過(guò)對(duì)反射和串?dāng)_的仿真來(lái)約束PCB的布局布線(xiàn)從而盡可能地避免信號(hào)完整性問(wèn)題。

3.1 反 射

反射是指信號(hào)在傳輸線(xiàn)上傳播時(shí)由于阻抗的不連續(xù)一部分信號(hào)向前傳輸另一部分信號(hào)沿原路返回[5]。解決反射的辦法是端接電阻使阻抗連續(xù)。常用的端接有以下幾種：串聯(lián)端接，并行端接，戴維南端接和多負(fù)載端接。

以上幾種端接方式都能夠有效地抑制反射，但是效果不盡相同。在實(shí)際的匹配設(shè)計(jì)中，要綜合考慮各種因素。具體情況通過(guò)Cadence仿真來(lái)分析每種端接方式的特點(diǎn)，并找出最優(yōu)化設(shè)計(jì)。

3.2 串 擾

串?dāng)_是指當(dāng)信號(hào)在傳輸線(xiàn)上傳輸時(shí)因電磁耦合對(duì)相鄰的傳輸線(xiàn)產(chǎn)生的不期望的電壓噪聲干擾[5]。抑制串?dāng)_的方法有以下幾種：

（1） 走線(xiàn)長(zhǎng)度在滿(mǎn)足走線(xiàn)規(guī)則前提下盡可能的短；

（2） 走線(xiàn)間距在滿(mǎn)足走線(xiàn)規(guī)則前提下盡可能的大；

（3） 走線(xiàn)與地平面間的距離盡可能的小。

以上幾種布線(xiàn)方式雖不能完全消除串?dāng)_，但能夠有效地抑制串?dāng)_。在實(shí)際設(shè)計(jì)走線(xiàn)時(shí)需要考慮線(xiàn)路板布線(xiàn)資源等各種條件，通過(guò)Cadence仿真分析以上方案的結(jié)果，并得出相對(duì)較好的設(shè)計(jì)方法。

4 基于Cadence SPECCTRAQuest的仿真

考慮到線(xiàn)路板信號(hào)完整性傳輸，多電源供地等因素，在此將板層設(shè)計(jì)為12層。

利用Cadence SPECCTRAQuest進(jìn)行電路板信號(hào)完整性分析時(shí)，提取需要仿真網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)。從芯片廠(chǎng)家獲得結(jié)構(gòu)中驅(qū)動(dòng)端和接收端器件的IBIS模型并將各個(gè)器件的模型加載到拓?fù)浣Y(jié)構(gòu)中進(jìn)行仿真，還可以更改不同的設(shè)計(jì)方案進(jìn)行逐個(gè)仿真，以比較各種設(shè)計(jì)方案的優(yōu)缺點(diǎn)。找出最佳方案并將其設(shè)計(jì)規(guī)則更新到Cadence Allegro的約束管理器中來(lái)約束布線(xiàn)。在布線(xiàn)后提取網(wǎng)絡(luò)進(jìn)行仿真以驗(yàn)證設(shè)計(jì)的正確性。

4.1 IBIS模型

IBIS[6]（Input/Output Buffer Information Specific?ation）模型最初由Intel提出，是一種基于V/I曲線(xiàn)的對(duì)I/O緩沖器結(jié)構(gòu)的快速準(zhǔn)確建模的方法，是反映芯片驅(qū)動(dòng)和接收電氣特性的一種國(guó)際標(biāo)準(zhǔn)，提供一種標(biāo)準(zhǔn)的文件格式來(lái)記錄如驅(qū)動(dòng)源輸出阻抗、上升/下降時(shí)間及輸入負(fù)載等參數(shù)，非常適合做振蕩和串?dāng)_等高頻效應(yīng)的計(jì)算與仿真[7]。IBIS模型庫(kù)包含了很多的參數(shù)，使用時(shí)有以下步驟：

（1） 提取需要仿真器件模型庫(kù)，確認(rèn)芯片中所有的信息，包括文件名、器件名、文件版本號(hào)等；

（2） 用Cadence將IBIS模型文件轉(zhuǎn)化為Cadence專(zhuān)用的模型語(yǔ)言，存儲(chǔ)為DML格式；

（3） 提取要仿真網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)并加載器件模型。

需要額外說(shuō)明的是kintex 7芯片的管腳電器特性由設(shè)計(jì)者通過(guò)程序自己配置，即在配置程序生效之前，它所有管腳的電器特性都一樣；所以在進(jìn)行仿真時(shí)必須針對(duì)kintex 7芯片的某個(gè)管腳單獨(dú)加載模型，具體加載的模型可根據(jù)kintex 7芯片的管腳I/O標(biāo)準(zhǔn)來(lái)確定。

4.2 菊花鏈拓?fù)浣Y(jié)構(gòu)

菊花鏈拓?fù)浣Y(jié)構(gòu)是鏈?zhǔn)浇Y(jié)構(gòu)的一種，也是一個(gè)芯片驅(qū)動(dòng)多個(gè)負(fù)載時(shí)的常用的形式。它的基本要求是用最短的互連傳輸線(xiàn)把所有的接收端連接起來(lái)；從主驅(qū)動(dòng)器開(kāi)始，通過(guò)傳輸線(xiàn)連接到與主驅(qū)動(dòng)器最近的接收端上，然后查找與接收端最近的未連接的接收端，用傳輸線(xiàn)將兩者連接起來(lái)；然后再以剛加入連接的接收端為基準(zhǔn)，繼續(xù)查找最近的沒(méi)有連接的接收端進(jìn)行連接；以此類(lèi)推直到完成所有接收端連接。連接完成后，從主驅(qū)動(dòng)器開(kāi)始，所有的緩沖器連接成鏈狀。此結(jié)構(gòu)的關(guān)鍵在于保證主干線(xiàn)上第一個(gè)分支后的各個(gè)分段長(zhǎng)度和分支樁線(xiàn)長(zhǎng)度盡可能的短，最好小于上升時(shí)間[8]的[18]。當(dāng)樁線(xiàn)長(zhǎng)度減小到接近于0時(shí)就變成了菊花鏈拓?fù)涞奶厥庑问郊碏ly?by拓?fù)浣Y(jié)構(gòu)。

4.3 布線(xiàn)前仿真分析

在原理圖設(shè)計(jì)時(shí)將DDR3的布線(xiàn)設(shè)計(jì)為與DDR2的T型線(xiàn)不同的Fly?by拓?fù)浣Y(jié)構(gòu)。將各器件模型加載上之后，未加端接電阻時(shí)反射仿真結(jié)果如圖2所示。

端接方式分別選擇串聯(lián)端接和并聯(lián)端接，并分別給驅(qū)動(dòng)端加100 MHz和1 000 MHz的激勵(lì)，串聯(lián)端接和并聯(lián)端接時(shí)提取其中一條地址線(xiàn)A0的拓?fù)浣Y(jié)構(gòu)如圖3所示，反射仿真結(jié)果如圖4所示。

由仿真結(jié)果分析可得：當(dāng)在驅(qū)動(dòng)端加100 MHz激勵(lì)時(shí)采用串聯(lián)和并聯(lián)端接方式對(duì)反射現(xiàn)象均有明顯改善，且串聯(lián)時(shí)波形低電平為零，而并聯(lián)時(shí)由于加有0.75 V的VTT電壓，所以低電平并沒(méi)有下降到零，這時(shí)用串聯(lián)端接效果較好；當(dāng)在驅(qū)動(dòng)加1 000 MHz時(shí)采用并聯(lián)端接接收端抑制反射效果良好，而串聯(lián)端接時(shí)其中一個(gè)接收端的高低電平出現(xiàn)紊亂，這時(shí)并聯(lián)效果較好。綜合本項(xiàng)目具體需要，在此選擇并聯(lián)端接來(lái)抑制反射。在布地址線(xiàn)時(shí)其他地址線(xiàn)以A0地址線(xiàn)為模板設(shè)置相同約束規(guī)則。

對(duì)DDR3的數(shù)據(jù)線(xiàn)進(jìn)行設(shè)計(jì)時(shí)，通過(guò)芯片內(nèi)部端接使阻抗匹配來(lái)盡可能消除反射，所以設(shè)計(jì)數(shù)據(jù)線(xiàn)時(shí)主要從時(shí)序以及串?dāng)_方面考慮信號(hào)完整性問(wèn)題。為了保證時(shí)序一致將數(shù)據(jù)線(xiàn)設(shè)計(jì)為蛇形線(xiàn)，為了保證數(shù)據(jù)線(xiàn)之間串?dāng)_盡可能的小，根據(jù)第4.2節(jié)的原則及線(xiàn)路板的資源對(duì)數(shù)據(jù)線(xiàn)進(jìn)行布線(xiàn)。

4.4 布線(xiàn)后仿真驗(yàn)證

4.4.1 布線(xiàn)后地址線(xiàn)反射仿真

布線(xiàn)后提取地址線(xiàn)A0拓?fù)淙鐖D5所示， 加100 MHz激勵(lì)仿真結(jié)果如圖6所示。由仿真結(jié)果知布線(xiàn)后反射較小，可滿(mǎn)足設(shè)計(jì)要求。

5 結(jié) 論

本文介紹了硬件平臺(tái)，論述了反射和串?dāng)_等信號(hào)完整性問(wèn)題，闡述了傳輸線(xiàn)理論以及IBIS模型。提出抑制反射和串?dāng)_的方案，并用Cadence SPECC?TRAQuest仿真驗(yàn)證。得出高速PCB設(shè)計(jì)最佳方案，并以此指導(dǎo)PCB設(shè)計(jì)，可提高制板成功率且縮短生產(chǎn)周期。endprint

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