邵 紅

（無錫華潤上華科技有限公司，無錫214028）

外延厚度對CMOS倒相器閂鎖特性的影響研究

邵 紅

（無錫華潤上華科技有限公司，無錫214028）

CMOS電路由于寄生結(jié)構的影響，在大電流的情況下，易發(fā)生閂鎖效應。如有該效應發(fā)生，極有可能導致芯片燒毀。一般從電路設計和版圖設計兩個方面可以減少閂鎖效應的產(chǎn)生，同時在工藝方面采取措施可進一步降低閂鎖效應，采用外延厚度的控制是比較有效的方式之一。通過外延技術降低襯底寄生電阻Rp的阻值，保證在大電流的情況下，減少寄生三極管導通概率，從而減少閂鎖效應的發(fā)生。通過仿真驗證，明確了外延厚度與CMOS倒相器閂鎖特性的關系，獲得了外延厚度的最佳值，在極限情況下，外延1.5μm CMOS倒相器抗閂鎖能力比30μm外延高8.3倍左右。

外延厚度；閂鎖特性；CMOS倒相器

1 引言

CMOS器件[1]具有低靜態(tài)功耗、高輸入阻抗以及較佳的噪聲抑制能力等優(yōu)點，在超大規(guī)模集成電路中應用廣泛。但CMOS器件也存在著固有的缺點，比如寄生結(jié)構會帶來閂鎖效應[2]，如有該效應的發(fā)生，極有可能會導致芯片燒毀。為防止閂鎖效應，首先在設計時應采取一些措施，另外從工藝上來說，采用外延厚度[3]的控制也是比較有效的方式之一。以CMOS倒相器為例，研究外延厚度與CMOS倒相器閂鎖特性的關系。

2 閂鎖效應的來源及分析

在CMOS倒相器中，PMOS和NMOS作為互補晶體管使用，由于相互距離很近，形成了寄生可控硅結(jié)構，一旦滿足觸發(fā)條件，將使電路進入低壓大電流的狀態(tài)，即為閂鎖效應。

如圖1所示。在P襯底和N阱中存在著寄生電阻Rp和Rn，以及寄生三極管Q1和Q2。該四個寄生元器件組成的寄生等效電路如圖1右側(cè)所示。

圖1 倒相器寄生結(jié)構及等效電路

從圖中可以看出，有以下兩個因素導致閂鎖效應的發(fā)生：

（1）當Vdd或者Gnd上有過沖時，導致三極管Q2或者Q1導通，從而進入一個正反饋[4]狀態(tài)，導致大電路通過寄生元件，發(fā)生閂鎖效應。

（2）P襯底或N阱[5]中注入載流子[6]時，導致三極管Q2或者Q1導通，從而進入一個正反饋狀態(tài)，導致大電路通過寄生元件，發(fā)生閂鎖效應。

針對P襯底中注入載流子的因素，可采用外延技術降低Rp的電阻，從而減少閂鎖效應的發(fā)生。即將器件制作于重摻雜襯底上的低摻雜外延層中，令重摻雜襯底提供一個收集電流的高傳導路徑，從而降低了Rp的電阻。

3 倒相器結(jié)構及實驗方法

0.35μmCMOS倒相器的原理圖如圖2所示。圖2中的Ist用來人為觸發(fā)閂鎖的激發(fā)電流。通過對N阱注入一定的觸發(fā)電流Ist來探索閂鎖特性，注入電流時間為50ns，觸發(fā)電流大小可調(diào)節(jié)，作用時間固定為50ns。

圖2 倒相器的原理圖

CMOS倒相器主要工藝結(jié)構參數(shù)如表1所示。圖3和圖4給出了倒相器結(jié)構中的P阱和N阱的雜質(zhì)濃度分布圖。

表1 CMOS倒相器主要工藝結(jié)構參數(shù)

利用仿真工具（Medici）進行模擬，CMOS倒相器的NMOS和PMOS漏柵源地都靜態(tài)偏置相應的直流電壓，其中Vdd為3.3V，Gnd為0V。

圖3 Pwell（P阱）雜質(zhì)濃度分布

圖4 Nwell（N阱）雜質(zhì)濃度分布

初步研究表明柵電極接Vdd或者Gnd，不影響CMOS倒相器閂鎖觸發(fā)閾值電流。接下來，采用不同的外延厚度，分析對閂鎖特性的影響。

4 仿真及結(jié)果分析

首先在試驗前需要尋找最小臨界觸發(fā)電流。所謂最小臨界觸發(fā)電流即超過此觸發(fā)電流相應外延厚度的CMOS倒相器必然發(fā)生閂鎖，而小于此臨界觸發(fā)電流則CMOS倒相器不會發(fā)生閂鎖。

以10μm厚外延對此進行分析試驗。圖5和圖6分別是是CMOS倒相器中PMOS源電極閂鎖電流變化情況，圖5是在臨界觸發(fā)電流激發(fā)閂鎖的電流隨時間變化曲線，圖6是94.6%的臨界觸發(fā)電流激發(fā)下未發(fā)生閂鎖的電流變化曲線。這是以外延層厚度為10μm的CMOS倒相器的例子，從圖5中可以看到，當閂鎖發(fā)生時，23ns就發(fā)生閂鎖，還沒有用完觸發(fā)電流50ns的激發(fā)周期。

從圖6中可以看到，未發(fā)生閂鎖的情況，在50ns激發(fā)電流周期過后PMOS源電極電流便迅速地降下來，而未發(fā)生閂鎖的觸發(fā)電流也僅僅比臨界觸發(fā)電流小了5.4%。

圖5 觸發(fā)臨界電流下PMOS源電流隨時間變化情況(觸發(fā)電流為6.05e-4A/μm)

圖6 觸發(fā)臨界電流以下PMOS源電流隨時間變化情況（觸發(fā)電流5.72e-4A/μm,臨界觸發(fā)電流6.05e-4A/μm）

通過尋找最小臨界觸發(fā)電流的方式，試驗了1.5μm，3.4μm，7.4μm，10.4μm 和 30μm 五種外延厚度CMOS倒相器閂鎖特性。具體如表2所示。

表2 外延厚度CMOS倒相器閂鎖特性

該表中以30μm外延觸發(fā)電流為參照，從而得到不同外延厚度相對30μm外延樣品的抗閂鎖性能比。觸發(fā)電流越大表明抗閂鎖能力越強，30μm厚的外延可以表征或等效為非外延的情況。極限情況下，外延1.5μmCMOS倒相器抗閂鎖能力最強，比30μm外延高8.3倍左右。圖7是CMOS倒相器閂鎖與外延層厚度關系曲線。

圖7 CMOS倒相器閂鎖與外延層厚度關系曲線

圖8是發(fā)生閂鎖時電流分布圖和溫度分布圖（以30μm外延厚度為例）。從圖8中可以看出最高溫度發(fā)生在PMOS源電極位置，而電流密度最大位置是NMOS的源電極位置，閂鎖時大電流路徑為PMOS 源、Nwell、P- 外延層[7]、NMOS 源。

5 結(jié)束語

通過外延厚度與CMOS倒相器閂鎖特性的關系研究發(fā)現(xiàn)，外延厚度從30μm變化到1.5μm閂鎖發(fā)生的觸發(fā)電流比大約提高8.3倍，考慮到1.5μm的薄外延將使得N阱與高摻雜襯底寄生電容[8]增加，合適的外延厚度推薦為3μm左右。在設計端充分考慮后，可通過外延方式有效改善閂鎖特性。

圖8 閂鎖時電流分布圖和溫度分布圖

[1]肖德元,夏青,陳國慶.MOSFET器件回顧與展望 (上)[J].半導體技術,2006,31(11):1-5.Xiao Deyuan,Xia Qing,Chen Guoqing.MOSFET Device Review and Prospect(upper)[J].Semiconductor Technology,2006,31(11):1-5.&features.

[2]Tsai H W,Ker M D.Latch-Up Protection Design with Corresponding Complementary Current to Suppress the Effect of External Current Triggers[J].IEEE Transactions on Device&Materials Reliability,2015,15(2):242-249.

[3]葉志鎮(zhèn),黃靖云,盧煥明,等.硅上超高真空CVD生長硅鍺外延層及其特性研究 [J].半導體學報,1999,20(1):30-34.Study on the Epitaxial Layer and Properties of Silicon and Germanium Silicon on Silicon Ultrahigh Vacuum CVD[J].Journal of Semiconductors,1999,20(1):30-34.

[4]Eid A M,Suh K Y,Choi K J,et al.A Unique Starting Scheme of Linear-Engine Tubular PM Linear Generator System Using Position Feedback Controlled PWM Inverter[C]//Power Electronics Specialists Conference,2006.Pesc'06.IEEE.IEEE,2006:1-5.

[5]Yang Z N,Liu H X,Wang S L.Low leakage 3×VDD-tolerant ESD detection circuit without deep N-well in a standard 90-nm low-voltage CMOS process[J].Science China Technological Sciences,2013,6(8):2046-2051.

[6]韓磊,張世林,郭維廉,等.標準CMOS工藝載流子注入型三端Si-LED的設計與研制 [J].發(fā)光學報,2012,33(4):444-448.Han Lei,Zhang Shilin,Guo Weilian,et al.Design and Development of Three-terminal Si-LED in Standard CMOS Process[J].Chinese Journal of Luminescence,2012,33(4):444-448.

[7]Aoki M,Itakura T,Sasaki N.Gettering of iron impurities in p/p+epitaxial silicon wafers with heavily boron‐doped substrates[J].Applied Physics Letters,1995,66(20):2709-2711.

[8]郭麗莎,夏洋.一種減少VDMOS寄生電容的新結(jié)構[J].現(xiàn)代電子技術,2009,32(20):200-202.Guo Lisa,Xia Yang.A New Structure to Reduce the Parasitic Capacitance of VDMOS [J].Modern Electronics Technique,2009,32(20):200-202.

Research of Effects of Epitaxial Layer Thickness on Latch-up Characteristics of CMOS Inverter

Shao Hong
（Wuxi CSMC Technologies Corporation,Wuxi 214028,China）

The latch-up effects is easily to occur in the CMOS integrated circuit due to the parasitic structures on it，especially in the case of heavy current.The chip might be destroyed in the event of this effect.In general,the latch-up effect can be reduced by circuit design and layout design,meanwhile,the epitaxial layer thickness control can further reduce the latch up effect.The resistance of the substrate parasitic resistance Rp is reduced by the epitaxial technique.The possibility of triode opening is reduced,which reduces the occurrence of latch up effects.The relationship between the epitaxial layer thickness and the latch-up characteristics of the CMOS inverter is analyzed and discussed.The optimal value of the epitaxial layer thickness is obtained based on the analysis and discussion of the latch-up characteristics and other influence factors.Moreover,the results were verified by the simulation with Medici.In the extreme case,the anti latch-up effect capability of the CMOS inverter with an epitaxial thickness of 1.5 μm is about 8.3 times higher than that of 30 μm epitaxial thickness.

Epitaxy thickness;Latch-up properties;CMOS inverter

10.3969/j.issn.1002-2279.2017.05.005

TN4

A

1002-2279-（2017）05-0016-04

邵紅（1969—），男，江蘇無錫人，碩士研究生，主研方向：集成電路設計和工藝集成開發(fā)。