李湘君

（中國電子科技集團(tuán)公司第四十七研究所，沈陽110032）

基于CSMC 0.5微米混合信號工藝的ESD保護(hù)電路實(shí)現(xiàn)

李湘君

（中國電子科技集團(tuán)公司第四十七研究所，沈陽110032）

ESD保護(hù)電路已經(jīng)成為CMOS集成電路不可或缺的組成部分，MOS器件的柵氧化層面積小、厚度薄，因此在測試、封裝和應(yīng)用過程中，來自人體或設(shè)備的靜電電荷可產(chǎn)生的高達(dá)幾千伏以上的電壓，足以使柵氧化層擊穿，造成器件失效。根據(jù)選用的CSMC 0.5μmFEOL 0.35μm BEOL_Mixed_Signal工藝推薦的ESD保護(hù)結(jié)構(gòu)，完成輸入級、輸出級及電源地的ESD電路設(shè)計(jì)，同時(shí)根據(jù)版圖設(shè)計(jì)規(guī)則，完成了芯片端口ESD設(shè)計(jì)。

ESD保護(hù)電路；輸入級電路設(shè)計(jì)；輸出級電路設(shè)計(jì)；電源地電路設(shè)計(jì)；版圖設(shè)計(jì)；混合信號工藝

1 引言

隨著現(xiàn)代集成電路的發(fā)展，工藝尺寸越來越小，氧化層越來越薄，這在降低了單個(gè)芯片的制造成本的同時(shí)卻導(dǎo)致了器件對外界電磁騷擾敏感程度的大大提高，使靜電放電對器件可靠性的危害變得越來越顯著。尤其對于深亞微米工藝集成電路來說，靜電的損害更加嚴(yán)重，所以必須在設(shè)計(jì)芯片時(shí)加入適當(dāng)?shù)撵o電放電（Electrostatic Discharge，ESD）保護(hù)電路以減少對芯片內(nèi)部的損傷[1]。同時(shí)，芯片I/O管腳和電源管腳的數(shù)目隨芯片規(guī)模的增長也不斷增長，且由于管腳越多，芯片與環(huán)境的接觸的機(jī)會就越多，ESD沖擊對芯片造成損傷的機(jī)率也大大增加。另外，多種不同制造工藝的發(fā)展和使用，要求有不同的ESD保護(hù)結(jié)構(gòu)，由于工藝的改變，用作ESD保護(hù)器件的特性發(fā)生了變化，原來有效的ESD保護(hù)方法不再有效，必須重新設(shè)計(jì)適應(yīng)新工藝的ESD保護(hù)結(jié)構(gòu) ， 故 針 對 CSMC 0.5μmFEOL_0.35μmBEOL_Mixed_Signal工藝，設(shè)計(jì)一款對I/O端口及電源地端口的ESD保護(hù)電路。

2 ESD保護(hù)電路原理

抗靜電保護(hù)電路設(shè)計(jì)就是在電路的端口增設(shè)保護(hù)電路（器件），使得靜電電荷形成的高壓通過保護(hù)電路（器件）泄放掉，而保護(hù)電路（器件）自身不被破壞，使電路得到永久保護(hù)[2]。

抗靜電保護(hù)電路（器件）的設(shè)計(jì)思想，一是放電電阻盡可能小，放電回路能承受高的瞬態(tài)功耗；二是不影響電路的正常功能，占用盡可能小的芯片面積。根據(jù)不同的工藝條件以及應(yīng)用要求，可采用不同的抗靜電保護(hù)電路（器件）[3-4]。

3 CSMC 0.5μm ESD電路結(jié)構(gòu)分析

所選的 C SMC 0.5μmFEOL_0.35μmBEOL_Mixed_Signal工藝可以實(shí)現(xiàn)HBM-2kV ESD保護(hù)指標(biāo)，工藝推薦的ESD保護(hù)電路如圖1、圖2、圖3所示。

圖1 工藝推薦的帶GDPMOS管的端口ESD保護(hù)結(jié)構(gòu)

圖2 工藝推薦的不帶GDPMOS管的端口ESD保護(hù)結(jié)構(gòu)

圖3 工藝推薦的帶輸入電阻的輸入級ESD保護(hù)結(jié)構(gòu)

圖1 中M1、M2為端口輸入／輸出驅(qū)動(dòng)管，P1、P2、P3為ESD保護(hù)管，對于工作電壓小于5V的低電壓設(shè)計(jì)，M1、M2參照ESD保護(hù)管設(shè)計(jì)規(guī)則設(shè)計(jì)，P1、P2ESD保護(hù)管可以省去；圖2與圖1類似，只是沒有GDPMOS保護(hù)管，對于工作電壓小于5V的低電壓設(shè)計(jì)，M3參照ESD保護(hù)管設(shè)計(jì)規(guī)則設(shè)計(jì)，P4保護(hù)管可以省去；圖3比圖1（作輸入）多了一個(gè)輸入電阻，這是一種常用的ESD保護(hù)方案，通常用于低工作電壓設(shè)計(jì)。

4 ESD保護(hù)電路設(shè)計(jì)

全芯片ESD保護(hù)通常包括:輸入級保護(hù)電路、輸出級保護(hù)電路、電源地保護(hù)電路。

4.1 輸入級ESD設(shè)計(jì)

研制芯片的工作電壓范圍為2～5.5V，輸入電壓范圍為0～5.5V，若輸入端口上有GDPMOS保護(hù)管，當(dāng)供電電壓為2V或3.3V且輸入電壓增大至比VCC大一個(gè)|VGS(th)|時(shí)，PMOS保護(hù)管會發(fā)生導(dǎo)通漏電，故輸入端口不能有GDPMOS保護(hù)管，以防止產(chǎn)生漏電。電路采用GGMOS管的主次級ESD保護(hù)結(jié)構(gòu)[5-6]，如圖4所示。

圖4輸入級ESD保護(hù)電路的主級結(jié)構(gòu)沒有GDPMOS保護(hù)管，主次級ESD保護(hù)結(jié)構(gòu)的輸入電阻采用多晶電阻，約為200Ω；次級結(jié)構(gòu)用兩個(gè)串聯(lián)的NMOS保護(hù)管代替GDPMOS保護(hù)管。在芯片正常工作電壓范圍內(nèi)，串聯(lián)的兩個(gè)NMOS保護(hù)管不會同時(shí)導(dǎo)通，避免了漏電流的產(chǎn)生。當(dāng)輸入端口對電源PAD放電時(shí)，串聯(lián)的兩個(gè)NMOS保護(hù)管可以等效為一個(gè)電阻與GGNMOS管的串聯(lián)，主要用于輸入端口的電壓箝位，而ESD電流的泄放主要是通過電源地間的ESD放電通路實(shí)現(xiàn)[7]。

4.2 輸出級ESD設(shè)計(jì)

輸出級ESD保護(hù)結(jié)構(gòu)如圖5所示，輸出級采用ESD保護(hù)管做輸出驅(qū)動(dòng)，并添加了一對GGMOS保護(hù)管，增強(qiáng)輸出級ESD保護(hù)能力。

圖4 GGMOS輸入級ESD保護(hù)結(jié)構(gòu)

圖5 輸出級ESD保護(hù)結(jié)構(gòu)

4.3 電源地的ESD設(shè)計(jì)

電源地ESD保護(hù)電路采用四個(gè)ESD保護(hù)管實(shí)現(xiàn)，每個(gè)均接成類似GGMOS的結(jié)構(gòu)，只是在保護(hù)管柵與源端串聯(lián)一個(gè)高阻值的多晶電阻，用于實(shí)現(xiàn)保護(hù)管（叉指結(jié)構(gòu)）各個(gè)“手指”的有效導(dǎo)通[8]。如圖6所示。

圖6 電源地ESD保護(hù)結(jié)構(gòu)

5 ESD保護(hù)電路版圖設(shè)計(jì)

根據(jù)CSMC 0.5μmFEOL_0.35μmBEOL_Mixed_Signal工藝版圖設(shè)計(jì)規(guī)則，按照電路結(jié)構(gòu)進(jìn)行版圖設(shè)計(jì)，下面針對電源的ESD版圖設(shè)計(jì)為例介紹，如圖7所示。

按圖6電源的ESD邏輯結(jié)構(gòu)，設(shè)計(jì)出了圖7所示的版圖結(jié)構(gòu)。由于大尺寸的PMOS或者NMOS器件本身可以充當(dāng)防護(hù)器來用，且為了能夠在較小面積內(nèi)畫出這樣大尺寸的器件，所以在版圖設(shè)計(jì)時(shí)需要畫成叉指結(jié)構(gòu)。首先在PAD的兩端分別對稱排布一個(gè)叉指結(jié)構(gòu)的PMOS管；其次在柵、源間串接一個(gè)1～2kΩ的電阻，以保證芯片引腳受到ESD攻擊時(shí)，叉指結(jié)構(gòu)ESD保護(hù)管的所有“手指”均導(dǎo)通工作，提高ESD保護(hù)管工作的可靠性；再次在PMOS管的外端增加一個(gè)連接到電源上的保護(hù)環(huán)[9]，用來區(qū)分不同的功能電路，同時(shí)保護(hù)環(huán)還可以區(qū)分外圍電路和核心電路，還可用于電路內(nèi)部避免閂鎖效應(yīng)。通過上述多重保護(hù)手段使得電源的PAD得到有效的靜電保護(hù)。

圖7 電源的ESD版圖設(shè)計(jì)

6 結(jié)束語

根據(jù)CSMC 0.5μm混合信號工藝推薦的ESD保護(hù)電路結(jié)構(gòu)，完成輸入級、輸出級及電源地的ESD保護(hù)電路設(shè)計(jì)；利用叉指結(jié)構(gòu)、保護(hù)環(huán)結(jié)構(gòu)以及柵、源間串接一個(gè)1～2kΩ的電阻結(jié)構(gòu)完成了版圖設(shè)計(jì)，設(shè)計(jì)出了一款端口具有抗靜電能力,通過人體放電模型（Human-Body Model,HBM）2000V的芯片。

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Implementation of the ESD Protection Circuit Based on CSMC 0.5 Micron Mixed Signal Process

Li Xiangjun
（The 47th Research Institute of China Electronics Technology Group Corporation,Shenyang 110032,China）

ESD protection circuit has become an integral part of CMOS integrated circuit.MOS device gate oxide area is small,and the layer thickness is thin，therefore in the process of testing,packing and application,electrostatic charge from the human body or equipment can produce as much as more than a few kV voltage enough to make the gate oxide breakdown,and cause device failure[1].According to the ESD protection structure recommended by the selected CSMC 0.5μm FEOL_0.35μm BEOL_Mixed_Signal process,the ESD circuit of input level，output level and power ground is designed,meanwhile,the design of the chip port ESD is also achieved according to the design rules of the layout.

ESD Protection circuit;Input level circuit design;Output level circuit design;Power ground circuit design;Layout design；Mixed-signal process

10.3969/j.issn.1002-2279.2017.05.003

TN306

A

1002-2279-（2017）05-0008-04

李湘君（1984—），女，遼寧省沈陽市人，工程師，主研方向:集成電路設(shè)計(jì)。