廣東理工學(xué)院 何宇云 陳木榮

組合邏輯電路設(shè)計(jì)時(shí)常遇的問(wèn)題及解決方法

廣東理工學(xué)院 何宇云 陳木榮

組合邏輯電路在實(shí)際設(shè)計(jì)環(huán)節(jié)中，常會(huì)遇到TTL集成電路與CMOS集成電路的電平轉(zhuǎn)換，輸入和輸出接口等一些實(shí)際操作方面的問(wèn)題，本文就這些實(shí)際問(wèn)題進(jìn)行分析并介紹相應(yīng)的解決方法。

組合邏輯電路；電路設(shè)計(jì)；解決方法

隨著數(shù)字電子技術(shù)的不斷發(fā)展，數(shù)字電路已被廣泛應(yīng)用于現(xiàn)代數(shù)字通信、自動(dòng)控制、數(shù)字計(jì)算機(jī)、數(shù)字測(cè)量等各個(gè)領(lǐng)域，并已深入我們的日常生活中。數(shù)字電路又稱邏輯電路，可分為組合邏輯電路和時(shí)序邏輯電路兩種。它們的區(qū)別在于時(shí)序邏輯電路有存儲(chǔ)單元，具有記憶功能。而組合邏輯電路沒(méi)有，它只由常用門(mén)電路組合而成，即沒(méi)有從輸出到輸入的反饋連接，它的輸出僅決定于該時(shí)刻的輸入狀態(tài)。在對(duì)組合邏輯電路原理進(jìn)行設(shè)計(jì)時(shí)，可采用以下方法步驟：（1）分析設(shè)計(jì)要求，理清輸入與輸出的端口數(shù)和相互關(guān)系；（2）根據(jù)分析結(jié)果，設(shè)定變量并進(jìn)行狀態(tài)賦值，再列出相應(yīng)的真值表；（3）由真值表寫(xiě)出邏輯電路的輸出表達(dá)式；（4）利用卡諾圖或邏輯公式將輸出表達(dá)式進(jìn)行化簡(jiǎn)；（5）根據(jù)最簡(jiǎn)表達(dá)式畫(huà)出相應(yīng)邏輯電路圖。按照上述方法步驟，組合邏輯電路原理設(shè)計(jì)就完成了，但實(shí)際設(shè)計(jì)工作除此之外，還包括電路器件的選擇，安裝和調(diào)試等過(guò)程。而往往就是在這些環(huán)節(jié)中容易遇到問(wèn)題，現(xiàn)將常遇問(wèn)題及解決方法歸納如下：

1.接口電路的電平轉(zhuǎn)換

在設(shè)計(jì)組合邏輯電路時(shí)，常常由于速度、功耗和帶負(fù)載能力等問(wèn)題需要將TTL門(mén)電路和CMOS門(mén)電路混合使用。這兩種門(mén)電路的電源電壓、參數(shù)指標(biāo)等均有所不同，因此不能直接連接，而需要借助于接口電路。接口電路是指不同類(lèi)型邏輯門(mén)電路之間或邏輯門(mén)電路與外部電路之間有效連接的中間電路。接口電路的設(shè)計(jì)主要分以下兩種情況：

第一，用TTL門(mén)電路驅(qū)動(dòng)CMOS門(mén)電路。TTL門(mén)電路的電源電壓為+5V，而CMOS的電源電壓范圍是3～18V，因此需要將TTL輸出的高電平值升高來(lái)驅(qū)動(dòng)CMOS門(mén)電路。方法是利用TTL門(mén)電路中的OC門(mén)做接口，適當(dāng)選取OC門(mén)的外接電源和電阻來(lái)滿足CMOS門(mén)電路對(duì)電源電壓的要求。由OC門(mén)的功能分析可知，OC門(mén)輸出的低電平約等于0.3V，高電平約等于UCC。所以，改變電源電壓可以方便地改變其輸出高電平。

圖1

第二，用CMOS門(mén)電路驅(qū)動(dòng)TTL門(mén)電路。方法是應(yīng)用六反相緩沖器等專用接口器件直接驅(qū)動(dòng)TTL負(fù)載電路，如圖1所示。這類(lèi)專用接口器件使用電源為+5V電源，與TTL負(fù)載電路一致，輸入端允許超過(guò)電源電壓，可與CMOS門(mén)電路電源相配合使用。

2.扇入問(wèn)題

扇入問(wèn)題是指門(mén)電路輸入端口與實(shí)際電路輸入端口的關(guān)系，一般分以下兩種情況：

（1）門(mén)電路多余輸入端的處理

設(shè)計(jì)電路時(shí)，需要用到的集成門(mén)電路的輸入端多于實(shí)際電路需要的輸入端數(shù)時(shí)，就需要將多余的輸入端進(jìn)行處理。在保證輸入正確邏輯電平的條件下，可將多余的輸入端接高電平或低電平。如果是與門(mén)或與非門(mén)，應(yīng)將多余的輸入端接高電平；如果是或門(mén)或或非門(mén)，應(yīng)將多余的輸入端接地或接低電平。為防止干擾，多余的輸入端一般不能懸空。接高、低電平的方法可通過(guò)限流電阻接正電源或地，也可直接和地相連接，如圖2所示。但要注意輸入端所接的電阻不能過(guò)大，否則將改變輸入邏輯狀態(tài)。

圖2

（2）門(mén)電路輸入端少于實(shí)際電路需要輸入端的處理

當(dāng)用到的集成門(mén)電路的輸入端少于實(shí)際電路需要的輸入端數(shù)時(shí)，可采用分組的方法進(jìn)行解決。例如，實(shí)際電路需要與非門(mén)輸入端口為A、B、C、D共4個(gè)，但集成門(mén)電路是2輸入端與非門(mén)，可按以下分組連接解決，輸出Y=，如圖3所示。

圖3

3.扇出問(wèn)題

邏輯電路的扇出問(wèn)題，主要是指它的帶負(fù)載能力，即在設(shè)計(jì)電路時(shí)，可能存在一個(gè)門(mén)電路的輸出端所帶的負(fù)載門(mén)太多，超出了它的帶負(fù)載能力。門(mén)電路的帶負(fù)載能力主要通過(guò)扇出系數(shù)N來(lái)說(shuō)明，它代表電路能驅(qū)動(dòng)同類(lèi)型門(mén)電路的最大個(gè)數(shù)。當(dāng)輸出高電平、帶拉電流負(fù)載時(shí)：

輸出低電平、帶灌電流負(fù)載時(shí)：

如果NH≠NL，則把較小的個(gè)數(shù)定義為扇出系數(shù)。在設(shè)計(jì)電路時(shí)，可采用扇出系數(shù)大的門(mén)電路作為輸出門(mén)。

在設(shè)計(jì)組合邏輯電路時(shí)，除了以上所分析的問(wèn)題外，還有一些細(xì)節(jié)需要注意的。如：用中規(guī)模集成電路實(shí)現(xiàn)組合函數(shù)會(huì)使電路連接簡(jiǎn)單很多；對(duì)邏輯表達(dá)式的變換與化簡(jiǎn)，是盡可能使其與給定的組合邏輯器件的形式一致，而不是單純簡(jiǎn)化；設(shè)計(jì)時(shí)應(yīng)考慮合理充分地應(yīng)用組合器件的功能，應(yīng)盡量選用結(jié)構(gòu)原理比較簡(jiǎn)單的，但數(shù)量又少的器件來(lái)滿足設(shè)計(jì)要求。綜上所述，要成功設(shè)計(jì)出一個(gè)組合邏輯電路不容易，要設(shè)計(jì)一個(gè)結(jié)構(gòu)簡(jiǎn)單、功能完整、參數(shù)合理的組合邏輯電路就更難，這需要設(shè)計(jì)者不斷地去嘗試、安裝和調(diào)試，從設(shè)計(jì)的過(guò)程去積累經(jīng)驗(yàn)。

[1]余孟嘗．?dāng)?shù)字電子技術(shù)基礎(chǔ)簡(jiǎn)明教程(第三版)[M]．高等教育出版社,2007,01．

[2]葉挺秀．電工電子學(xué)[M]．高等教育出版社,2014,07．

[3]曾令琴．電工電子技術(shù)[M]．人民郵電出版社,2006,12．

何宇云（1981—），女，廣東陽(yáng)江人，講師，廣東理工學(xué)院專任教師，研究方向：應(yīng)用電子技術(shù)。

陳木榮（1979—），男，廣東云浮人，講師，廣東理工學(xué)院機(jī)電教研室主任，研究方向：機(jī)電技術(shù)。