， ， ,2

(1.蘇州科技大學, 江蘇 蘇州 215009; 2. 中國科學院 長春光學精密機械與物理研究所, 長春 130033)

基于北斗/GPS的網(wǎng)絡(luò)授時系統(tǒng)設(shè)計

季志博1，朱可1，王軍1,2

(1.蘇州科技大學,江蘇蘇州215009; 2.中國科學院長春光學精密機械與物理研究所,長春130033)

針對電腦主機多采用BIOS內(nèi)時鐘而導致系統(tǒng)時間不精確的問題，提出一種基于北斗/GPS芯片的網(wǎng)絡(luò)授時系統(tǒng)設(shè)計;該系統(tǒng)采用可編程邏輯器件(FPGA)作為主控芯片，接收北斗/GPS雙模芯片提供的UTC時間碼流，解碼并通過網(wǎng)口發(fā)送到PC機上作為精準時間;同時多個設(shè)備間相互連接，實現(xiàn)多設(shè)備之間的數(shù)據(jù)傳輸，增強系統(tǒng)的穩(wěn)定性和可靠性,傳輸速率可達100 Mbps;實驗證明：北斗/GPS接收信號穩(wěn)定，傳輸?shù)臅r間信息準確，北斗/GPS所解時間信息誤差不超過80 ns，設(shè)備與PC機100 Mbps傳輸速率誤差在1～2 ms，系統(tǒng)穩(wěn)定、可靠。

可編程邏輯器件；同步授時；北斗/GPS雙模；用戶數(shù)據(jù)報協(xié)議

0 引言

在一些特定的環(huán)境下，往往需要為多臺計算機同步提供更為準確的時間信息，而現(xiàn)如今市場上更多的是用多采用BIOS內(nèi)時鐘，這可能會造成時間的延遲，錯誤等問題，而且其本身具有一定的誤差。在應(yīng)用中也涉及有多設(shè)備同時具有更為精準的時間。因此，一個穩(wěn)定且傳輸速率快而數(shù)據(jù)準確的網(wǎng)絡(luò)同步授時系統(tǒng)是目前最為需要的。

可編程邏輯器件(FPGA)是近些年發(fā)展較快的一個芯片，具有高集成度，處理速度快，精確度高等優(yōu)點[1-3]。而北斗/GPS雙模芯片具有定位精度高，穩(wěn)定性高和可靠性高的特點[4-6]。把時間數(shù)據(jù)流解碼并通過以太網(wǎng)芯片和UDP協(xié)議傳輸，保證數(shù)據(jù)傳輸?shù)母咝?。又因網(wǎng)口和網(wǎng)線的通用性，系統(tǒng)有更高的便捷性。時統(tǒng)設(shè)備之間的相互連接，可以同時對多個PC機終端同步授時，又能保證各個PC機獲取時間的穩(wěn)定性，因此系統(tǒng)具備快速、穩(wěn)定、誤差小等優(yōu)點。

1 系統(tǒng)總體設(shè)計

該網(wǎng)絡(luò)授時系統(tǒng)主要由以太網(wǎng)傳輸模塊，主控制器模塊，RJ45接口傳輸模塊，時間信息采集模塊等構(gòu)成。主控制器FPGA接收GPS信號處理之后通過以太網(wǎng)傳輸模塊分別傳輸給周邊設(shè)備和獨立PC機。在網(wǎng)口和以太網(wǎng)控制芯片中間加了網(wǎng)絡(luò)隔離變壓器，一方面為了增強信號，使傳輸距離更遠，另一方面也是為了使芯片端和外部隔離，提高抗干擾能力。系統(tǒng)總體設(shè)計框圖如下：

圖1 總體設(shè)計框圖

2 系統(tǒng)硬件設(shè)計

2.1 北斗/GPS芯片解碼模塊電路設(shè)計

系統(tǒng)采用了UM220-III北斗/GPS雙模芯片，該芯片能夠提供高精度的載體三維地理位置、速度、時間信息以及原始觀測數(shù)據(jù)，硬件外圍電路簡單，只需提供電源，匹配電容電阻和天線信號即可[7]。RF_IN管腳是芯片的有源天線管腳，需要加3.3 V的電源，串接了68 nH的電感和100 pF、100 nF的電容，都是為了給電源濾波和起到防干擾的作用。20、21管腳為芯片的發(fā)送接收端，分別用來發(fā)送天線接收到的GPRMC碼流和接收FPGA給它的芯片模式指令信號，同時也加了100 pF的濾波電容。3腳為PPS的秒信號，秒脈沖信號能夠達到80 ns精度，相比一般的網(wǎng)絡(luò)授時精確度更高，芯片管腳出來串接了一個22 Ω的電阻是起到了限流的作用。其與主控芯片的連接如圖2所示。

圖2 北斗/GPS芯片接口電路圖

2.2 以太網(wǎng)控制芯片模塊電路設(shè)計

系統(tǒng)采用了DM9000A以太網(wǎng)MAC控制器芯片，其內(nèi)部集成了一個10 M/100 M自適應(yīng)的PHY芯片和4 K雙字型的SRAM，支持8/16位數(shù)據(jù)總線模式，16 KB的非易失性FLASH存儲器，采用48腳TQFP封裝[8-9]。由于其兼容3.3 V和5 V的輸入輸出，內(nèi)置PHY，提供MII的介質(zhì)無關(guān)接口，物理協(xié)議層接口完全支持使用10 Mbps下3類，4類，5類非屏蔽雙絞線和100 Mbps下5類非屏蔽雙絞線，可移植性高，所以選用了該芯片作為以太網(wǎng)控制芯片。該芯片的硬件連接如圖3所示。

圖3 DM9000A硬件接線圖

芯片電源為3.3 V供電，同時加上4個電源濾波電容，電容大小為0.1 μF，EEDCS、EEDCK分別為EEPROM的片選端和時鐘信號端，其引腳在內(nèi)部都自帶了60 K歐姆的下拉電阻，在MII數(shù)據(jù)接口模式下，X2為25 M的晶振輸出，X1為25 M的晶振輸入，PW_RST端口低電平有效，上電復位，低電平激活DM9000的重新初始化，5 μs后執(zhí)行。38、39分別為連接/運行指示燈和速度指示燈，38作為PHY鏈路通斷的監(jiān)測燈，39低電平表示工作在100 Mbps下，懸空表示工作在10 Mbps下。CMD管腳高電平選通訪問數(shù)據(jù)端口，低電平選通訪問地址端口，最后芯片會以差分的形式進行收發(fā)，RJ45接口引腳連接如圖4所示。

圖4 RJ45硬件接線圖

1,2和3,6分別為發(fā)送和接收的差分信號。為了和網(wǎng)線阻抗實現(xiàn)匹配，一般外圍電阻選擇49.9歐姆的精密電阻。在DM9000A和RJ45中間須添加一個網(wǎng)絡(luò)隔離變壓器，起到芯片和外部隔離的作用。

3 系統(tǒng)軟件設(shè)計

3.1 北斗/GPS解碼模塊設(shè)計

系統(tǒng)所選北斗/GPS芯片遵守NMEA-0183標準協(xié)議，兼容性最廣泛的語句有GPGGA、GPGSA、GPGSV、GPRMC、GPVTG等，控制芯片從GPS發(fā)送端可以接收到這些碼流，其中包含了定位信息，當前衛(wèi)星信息，衛(wèi)星數(shù)量，地面速度信息，地理位置等多種信息，此設(shè)計中需要定位信息以及UTC時間信息，所以在接收口提取了GPRMC碼流，它的格式為：

GPRMC,<1>,<2>,<3>,<4>,<5>,<6>,<7>,<8>,<9>,<10>,<11>,<12>*hh，編號<1>數(shù)據(jù)格式為：hhmmss.sss(時分秒.毫秒)，編號<2>是定位狀態(tài)，A為有效，V為無效狀態(tài)，此外還需要UTC日期信息，格式為：ddmmyy(日月年)。為讀取有效時間信息，定位狀態(tài)是否有效的狀態(tài)位可以更好的確認信號接收狀態(tài)，而GPRMC碼流中包含了不止時間信息，還有經(jīng)緯度，地表速率，地表航向等多種信息，所以在FPGA的硬件程序的編寫過程中，將UM220-III接收的信息按照其碼流格式提取接收，就能夠獲得需要的UTC時間和UTC日期，日期中的年月日、時分秒的信息以ASCII的形式存放在寄存器中，通過PC機上串口助手接收十六進制指令協(xié)議“7E 7E AA E7 E7”指令完畢會有一個完成信號，將該信號在頂層中和解碼模塊的開始START_SIG信號相連接，觸發(fā)FPGA中的解碼模塊，等待解碼完畢后輸出一個JM_DONE_SIG的高脈沖信號作為FPGA中發(fā)送模塊啟動信號，然后存在寄存器中的數(shù)據(jù)會以十六進制的格式通過TX引腳發(fā)送到上位機，數(shù)據(jù)以十六進制24為每幀數(shù)據(jù)的幀頭，匹配“”數(shù)據(jù)流首格式，十六進制的0D、0A作為幀尾發(fā)送出去。數(shù)據(jù)通過以太網(wǎng)控制芯片和FPGA的總線傳輸，最后通過RJ45發(fā)送到上位機。解碼部分軟件流程如圖5所示。

圖5 GPS解碼軟件流程圖

接收到GPS發(fā)送的數(shù)據(jù)幀信號后，需要在硬件程序中判斷是否為ASCII碼“”所對應(yīng)的十六進制數(shù)，如果是，則繼續(xù)判斷是否為ASCII碼“G”的對應(yīng)的十六進制數(shù)，如果是，則繼續(xù)判斷，如果不是則重新判斷是否是“”，以此類推，直到判斷到“C”之后就是UTC時間信息，將數(shù)據(jù)按照字節(jié)的長度依次存到寄存器中，同時判斷“,”ASCII符對應(yīng)的十六進制，如果對應(yīng)，則表明時間信息提取完畢，進而連續(xù)等待7個“,”信息，目的是過濾掉中間不需要的碼流信息，然后同樣的將UTC日期信息提取出來放入寄存器，最后接收到ASCII“,”對應(yīng)的十六進制時發(fā)送解碼完成信號，解碼結(jié)束。

3.2 以太網(wǎng)傳輸模塊設(shè)計

DM9000A是一款集成了以太網(wǎng)MAC器和自適應(yīng)的物理層PHY芯片，通過總線方式和主控設(shè)備連接[10]，初始化芯片后等待發(fā)送，數(shù)據(jù)幀以UDP格式逐字發(fā)送到數(shù)據(jù)緩存區(qū)，隨后發(fā)送使能命令后把數(shù)據(jù)重組將數(shù)據(jù)緩存區(qū)的數(shù)據(jù)發(fā)送出去。程序模塊主要涉及到DM9000A的初始化，寫控制命令模塊，讀數(shù)據(jù)模塊，DM9000A數(shù)據(jù)發(fā)送模塊，DM9000A數(shù)據(jù)接收模塊。

3.2.1 DM9000A初始化模塊

DM9000A的初始化可以通過控制其內(nèi)部的寄存器來實現(xiàn)，第一步通過寫通用目的寄存器(GPR)和通用目的控制寄存器(GPCR)激活內(nèi)部PHY，一般在延時2 ms后等待PHY上電，接著進行兩次的軟件復位，然后配置網(wǎng)絡(luò)控制寄存器(NCR)設(shè)置正常工作模式，在這里進行兩次軟件復位時為了確保軟件復位成功。復位網(wǎng)絡(luò)狀態(tài)寄存器(NSR)和中斷狀態(tài)寄存器(ISR)，最后根據(jù)數(shù)據(jù)手冊進行一些收發(fā)功能控制寄存器的使能控制，至此可根據(jù)LED燈判斷初始化是否完畢。流程如圖6所示。

圖6 DM9000A初始化流程圖

3.2.2 DM9000A發(fā)送模塊

利用DM9000A發(fā)送數(shù)據(jù)是按照網(wǎng)絡(luò)協(xié)議進行封包的數(shù)據(jù)，發(fā)送過程包括下圖7所示的幾個步驟，首先把需要發(fā)送的數(shù)據(jù)寫到其內(nèi)部SRAM中，也就是一個向內(nèi)存數(shù)據(jù)寫命令寄存器(MWCMD)寫數(shù)據(jù)的過程，接著通過控制發(fā)送數(shù)據(jù)包長度寄存器TXPLL和TXPLH，將發(fā)送數(shù)據(jù)包字節(jié)的長度寫入FDH和FCH完成數(shù)據(jù)長度配置，最后通過寫發(fā)送控制寄存器(TCR)的最低位為1請求發(fā)送指令，發(fā)送完成后會自動清零該位。期間DM9000A會自動對數(shù)據(jù)做一些處理，如插入報頭，幀起始分隔符，以及校驗序列位。存在數(shù)據(jù)緩沖區(qū)的數(shù)據(jù)會分成兩幀輪流發(fā)送，幀二的數(shù)據(jù)發(fā)送同幀一類似，在寫入數(shù)據(jù)長度并把發(fā)送控制寄存器的BIT[1]拉高即可發(fā)送數(shù)據(jù)幀二。具體操作步驟可參照下面的DM9000A數(shù)據(jù)發(fā)送流程如圖7所示。

圖7 DM9000A發(fā)送流程圖

3.2.3 DM9000A接收模塊

DM9000A在接收到一個數(shù)據(jù)包之后，會在數(shù)據(jù)包之前加上4個字節(jié)的數(shù)據(jù)，通過判斷第一個字節(jié)來確定是否收到數(shù)據(jù)，如果是01H，則表明收到數(shù)據(jù)，如果是00H則表明沒有接收到數(shù)據(jù)，都不是則需要再進行一次初始化時候的軟件復位來解除這種異常狀態(tài)[4]。第二個字節(jié)是狀態(tài)字節(jié)，用來判斷接收的數(shù)據(jù)是否正常，第三，第四個字節(jié)分別是低字節(jié)和高字節(jié)的幀長度。以上4個字節(jié)為有效數(shù)據(jù)包之前的4個狀態(tài)字節(jié)。接收過程如圖8所示。

圖8 DM9000A接收流程圖

3.2.4 FIFO模塊

在DM9000A接收到數(shù)據(jù)幀之后會通知FPGA啟動讀取數(shù)據(jù)的過程，設(shè)計采用Quartus 11.0 菜單TOOL工具下合理配置生成同步FIFO模塊，同步FIFO在進行讀寫操作的時候都是通過一個CLK時鐘，在時鐘來臨的時候同時發(fā)生讀寫操作，而異步FIFO可以在兩個不同的時鐘下進行同時讀寫，因異步FIFO消耗CPU資源較多，所以采用同步FIFO。這種先入先出的FIFO數(shù)據(jù)緩存器從芯片中提取數(shù)據(jù)，一個完整的FIFO讀模塊用到了6根線，分別為讀請求信號，寫請求信號，寫入數(shù)據(jù)，讀出數(shù)據(jù)，輸出的滿信號和輸出的空信號，使用FIFO作為中間數(shù)據(jù)的緩存可以避免兩個模塊之間數(shù)據(jù)字節(jié)長度的不一致問題，同時在硬件程序的仿順序操作中可以避免上層模塊等待下層模塊完成返回處理完成信號的過程，繼而縮短執(zhí)行下一步的時間，提高了程序的執(zhí)行效率，縮短了周期。在程序中，F(xiàn)IFO控制模塊接收到啟動信號之后，利用case條件語句首先判斷Empty_Sig是否為空，如果不空，緊接著拉高isRead讀請求信號，下一個周期再拉低，得到讀請求允許信號后觸發(fā)下個模塊的啟動使能，讀取數(shù)據(jù)。

3.3 網(wǎng)絡(luò)數(shù)據(jù)傳輸模塊

在數(shù)據(jù)發(fā)送之前需進行一個數(shù)據(jù)格式包的打包處理，設(shè)計采用UDP協(xié)議，UDP協(xié)議使用數(shù)據(jù)報頭中的校驗和來判別數(shù)據(jù)的準確性和安全性，如果發(fā)送接收端的校驗計算值不一致，UDP協(xié)議可以檢測出來，說明數(shù)據(jù)在傳輸過程中受損，UDP不會修復受損數(shù)據(jù)而是直接丟棄，但是相比TCP協(xié)議，它因不需要“握手”動作，消耗資源更少，常用于數(shù)據(jù)量較小的信息傳輸，在網(wǎng)絡(luò)環(huán)境理想的情況下，速率更快。

為此，程序中需要一個打包模塊對得到的時間數(shù)據(jù)進行打包處理，報頭的格式如表1所示。

表1 報頭格式

報頭名稱源端口號目標端口號長度校驗和數(shù)據(jù)

源端口號、目標端口號為2個字節(jié)，長度、校驗和也為2個字節(jié)[11-12]。打包之后通過控制芯片將數(shù)據(jù)傳到網(wǎng)口，發(fā)送完后等待下一次的發(fā)送。接收的時候按照UDP格式接收，然后再提取有效數(shù)據(jù)。

4 實驗結(jié)果

本系統(tǒng)采用100 M速率進行傳輸解碼時間信息，用ping命令進行內(nèi)部網(wǎng)絡(luò)的測試，一般在1 ms左右，主要的時間消耗在兩個地址之間的傳輸以及發(fā)送時的MAC目的地址和源地址所消耗的時間，以解碼完成信號作為觸發(fā)信號起，大約1 ms后發(fā)送有效數(shù)據(jù)，如圖9所示。

圖9 示波器圖形

客戶端接收到主機UDP協(xié)議形式發(fā)送過來的數(shù)據(jù)包，24為幀頭，0D,0A為幀尾，中間的12字節(jié)數(shù)據(jù)是以ASCII碼形式表示的時間格式，如圖10所示：08/12/16 12:44:33 表示(UTC時間：16年12月8日 12點44分33秒)。

圖10 接收數(shù)據(jù)圖

5 結(jié)論

該網(wǎng)絡(luò)授時系統(tǒng)能夠依靠北斗/GPS雙模芯片和多臺時統(tǒng)設(shè)備實現(xiàn)多PC的同步精準授時，誤差在1 ms左右，接收的時間數(shù)據(jù)以ASCII碼的形式發(fā)送到PC機上，通過UDP上位機軟件窗口可以顯示。實驗結(jié)果滿足同 步，誤差小的特點，且數(shù)據(jù)準確。

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DesignofNetworkTimingSystemBasedonBeidou/GPS

Ji Zhibo1, Zhu Ke1, Wang Jun1,2

(1.Suzhou University of Science and Technology, Suzhou 215009, China;2. Changchun Institute of Optics, Fine Mechanics and Physics, Chinese Academy of Sciences, Changchun 130033, China)

In order to solve the problem of inaccurate time on PC machine uses BIOS internal clock,this paper presents a design of network timing system based on Beidou / GPS chip.FPGA as the main control chip, it receives the Beidou /GPS dual mode chip to provide the UTC time stream, decodes and sends it through the network to the PC machine as a precise time.At the same time, multiple devices are connected with each other to realize data transmission between multiple devices, and the stability and reliability of the system is enhanced.Transmission rate up to 100 Mbps.The experiments proved that: Beidou /GPS receive signal stability, accurate transmission time information, the Beidou /GPS solution time information error is not more than 80 ns, 100 Mbps transmission rate error between device and PC in 1～2 ms, the system is stable and reliable.

FPGA; Time synchronization;Beidou /GPS dual mode;UDP

2017-02-14；

2017-03-09。

季志博 (1993-)，男，江蘇張家港人，碩士生，主要從事光通信和信息處理的研究。

王 軍 (1979-)，男，江蘇徐州人，博士，副教授，主要從事光電測控技術(shù)與儀器方向研究。

1671-4598(2017)10-0128-04

10.16526/j.cnki.11-4762/tp.2017.10.034

TP274+.2

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